基于FPGA的高效动态可配数字下变频
摘要：数字下变频（DDC）作为软件无线电接收机的核心技术之一，在射频模拟端（AD）和后级数字信号处理（DSP）端扮演者举足轻重的作用，成功解决了DSP处理过程中AD速度过高的问题，同时解决了过大的资源消耗及数字化程度和运算速度的提高问题。然而，随着采样频率的增大和带宽数量的增多，资源消耗也是成倍增加，因此DDC的优化成为了亟待解决的问题。本文对数字下变频技术进行深入研究，结合坐标旋转数字计算机（CORDIC）算法和多相滤波提出一种多带宽，完全动态可配的高效数字下变频，并且完成MATLAB算法仿真，在Xilinx公司的vivado硬件设计工具中仿真验证。
关键词：软件无线电；数字下变频；数字信号处理；CORDIC算法；多相滤波；动态可配 1.前言
数字下变频（DDC）中常用的混频技术通常是基于查找表的NCO和乘法器共同实现，基于查找表的NCO在本振信号精度要求较高时，会占用了大量的BRAM资源和乘法器，而利用直接数字频率合成（DDS）IP核时，输出的信号有较大的杂散，图1中（a）为通用DDC的结构图，其后级的滤波通常用IP核的方式直接实现。图中（b）为改进后的DDC结构图，CORDIC算法仅仅通过移位累加就可达到混频的效果，因此用此算法替代常规的NCO算法能够节约很多资源。本文中数字下变频的积分梳状滤波（CIC）环节通过采用两个CIC级联方式，其中每个CIC均能实现可编程的级联级数可配，抽取可配，并且通过这种方式能够有效的抑制和滤除带外信号。由于CIC滤波器结构简单，不需要乘法器等资源，因此合理的利用好CIC滤波器不仅能有效的节约系统资源，还能提高系统性能。FIR作为DDC必不可少的环节，在最后一级起着整形滤波的作用，直接调用xilinx公司提供的硬件设计环境中的IP核通常需要预先将滤波器系数导入，当系数个数或者带宽组数增加时，其资源消耗也是成比例增加，FIR是DDC中最耗资源的模块之一。因此，本文提出多相滤波的方式，通过系数下发，能够有效节约存储系数的RAM资源，使得DDC的实现更加灵活。
即为混频后的同向分量和正交分量相。
CORDIC算法实现数字下变频的结构如图3所示，解决了两个乘法器的并行使用问题和查找表消耗大量ROM资源的问题，桶型移位算法实现了位宽的自动截位。相较于数字混频的表达式，此算法在产生I/Q两路的本振信号的同时就完成了信号的混频功能，能有效的将中频信号搬移至零中频，即基带。为了让电路工作在系统时钟频率上，提高其运算速度，实现算法时采用如图4所示的流水迭代结构。本文算法采用动态可配的原则，在需要提高计算精度的时候，即相位控制字位数增加时，只需要通过修改参数改变迭代单元的次数即可，最大程度的优化了系统结构，提高了其性能。
当由相位累加器输出的相位为N位时，此时的相位精度为，而CORDIC算法迭代i次以后的相位精度为，令两者相等即，解之可得CORDIC算法所需迭代次数，若令N=18时，则迭代次数i=16次。
3.数字下变频FPGA实现
本文DDC算法结构如图（b）所示，结构中所需的相位控制字参数、两个CIC滤波器的级数和抽取倍数以及FIR滤波器的系数均由外部写入，实现不同带宽的完全动态可配。本算法运用背景是一款紧凑型多功能软件无线电接收机，其中时钟频率102.4MHz，采样频率51.2MHz，中心频率为70MHz，带宽为400kHz，基于此要求设置仿真输入信号为70.2MHz，抽取倍数为100，抽取分配为3级的CIC1抽取4倍，5级的CIC2抽取5倍，FIR 5倍抽取的结构，CORDIC混频输入为18.8MHz的信号相应控制字。 3.1MATLAB算法仿真
MATLAB仿真结果如图6所示，显然此算法能够正确地滤出带宽内200kHz的信号，并且此信号也为滤波器的边缘信号，同时也验证了滤波器良好的滤波特性。
图8 VIVADO输入输出数据频谱图
表1 数字下变频各模块资源占用详情
参考文献：
[1]杨小牛，楼才义，徐建良. 软件无线电原理与应用（第二版）[M].北京：电子工业出版社，2014
[2]Y. Du，X. Ye，Y. Li and Z. Cai，\"Digital down-conversion design and implementation based on FPGA，\" 2016 8th IEEE International Conference on Communication Software and Networks（ICCSN），Beijing，2016，pp. 293-297
[3]BAI F M，LV X L，YAN F. Programming design of digital down converter based on software radio[C]. 2010 Second Pacific-Asia Conference on Circuits，Communications and System（PACCS），2010（1）：351-354.
[4]周晓乐. 数字下变频的设计与实现[D].陕西：西安电子科技大学，2015
[5]徐荣华. 通信侦察接收机数字下变频设计与快速测频方法研究[D].武汉：华中科技大学，2006
[6]王澍. 基于FPGA的一种数字下变频器设计[D].山东大学，2019
[7]高博，周晓乐，耿双利，曲韩宾，邢浦旭. 中频数字接收机的优化设计与FPGA实现[J].中国集成电路，2019，28（Z1）：33-38+77.
[8]朱魁. 基于FPGA的一种数字下变频设计[D]. 南京邮电大学，2017.
[9]Silva J，Sklyarov V，Skliarrova I. Comparison of On-chip Communication in Zynq-7000 All Programmable Systems-on-Chip[J]. IEEE Embedded Systems Letters，2015，7（1）：1-1. [10]Beygi，A.，Mohammadi，A.，Abrishamifar，A.：An FPGA-based irratation decimator for digital receiver. In：International Symposium on Signal Processing and Its Applications，pp.1-4. IEEE（2007）
[11]Kuenzler，R.，Sgandura，R.：Digital-Down Converter implementation，FPGAs offer new possibilities，vol. 4，pp.30-33. Military Embedded System（2008）
[12]E. Buracchini. The software radio Concept[J]. IEEE Communication Magazine，2000，38（9）139-142
