浙江大学学报（理学版） 第４３卷第６期 Ｊｏｕｒｎａｌ ｏｆ Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ（Ｓｃｉｅｎｃｅ Ｅｄｉｔｉｏｎ） ２Ｏ１６年１１月 ｈｔｔｐ：／／ｗｗｗ．ｚｊｕｊｏｕｒｎａｌｓ．ｃｏｍ／ｓｃｉ 增强工艺偏差容忍度的带隙基准电压源设计 俞淼，罗小华 ，卢宇峰，李益航 （浙江大学超大规模集成电路研究所，浙江杭州３１００２７） 摘 要：随着ＣＭＯＳ工艺特征尺寸的减小，带隙基准电压源在制造过程中因器件失配和工艺波动易导致实际输出 电压和目标值发生偏离，降低芯片成品率．为此提出将Ｐｅｌｇｒｏｍ失配模型引入电路设计中，分别从器件参数、电路 结构、版图布局三方面对亚微米级的电路进行工艺偏差优化．基于华润上华（ＣＳＭＣ）０．５ ｍ工艺以及Ｈｓｐｉｃｅ软件 仿真，显示基准源输出电压为１．２３２ ５４ Ｖ，偏差一Ｊ、于５ ｍＶ．流片测试结果表明，应用此设计的三通道ＬＥＤ驱动控 制芯片成品率达到９６．８ ，输出电流达到（１８￣０．５）ｍＡ的芯片占９９．６ 以上． 关键词：工艺偏差；失配；带隙基准电压；阈值偏差；失调；成品率 中图分类号：ＴＮ ３８６ 文献标志码：Ａ 文章编号：１００８—９４９７（２０１６）０６—６８９—０７ ＹＵ Ｍｉａｏ，ＬＵＯ Ｘｉａｏｈｕａ，ＬＵ Ｙｕｆｅｎｇ，ＬＩ Ｙｉｈａｎｇ（Ｉｎｓｔｉｔｕｔｅ ｏｆ ＶＬＳＩ Ｄｅｓｉｇｎ，Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ ３１００２７，Ｃｈｉｎａ） Ｂａｎｄｇａｐ ｖｏｌｔａｇｅ ｒｅｆｅｒｅｎｃｅ ｄｅｓｉｇｎ ｗｉｔｈ ｅｎｈａｎｃｅｄ ｔｏｌｅｒａｎｃｅ ｏｆ ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎｓ．Ｊｏｕｒｎａｌ ｏｆ Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ（Ｓｃｉｅｎｃｅ Ｅｄｉｔｉｏｎ），２０１６，４３（６）：６８９—６９５ Ａｂｓｔｒａｃｔ：Ａｓ ｔｈｅ ｆｅａｔｕｒｅ ｓｉｚｅ ｏｆ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ ｉｓ ｓｃａｌｅｄ ｄｏｗｎ，ｄｅｖｉｃｅｓ ｍｉｓｍａｔｃｈ ａｎｄ ｐｒｏｃｅｓｓ ｔｏｌｅｒａｎｃｅ ｗｉｌｌ ｌｅａｄ ｔＯ ｄｅｖｉａｔｉｏｎ ｉｎ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ，ｗｈｉｃｈ ｓｉｇｎｉｆｉｃａｎｔｌｙ ｉｍｐａｃｔｓ ｍａｎｕｆａｃｔｕｒｉｎｇ ｃｏｓｔ ｂｙ ｄｅｃｒｅａｓｉｎｇ ｙｉｅｌｄ．Ｂａｓｅｄ ｏｎ ｔｈｅ Ｐｅｌｇｒｏｍ’Ｓ ｍｉｓｍａｔｃｈ ｍｏｄｅｌ，ｔｈｉｓ ｐａｐｅｒ ｐｒｏ｝ｐｏｓｅｓ ａ ｄｅｓｉｇｎ ｍｅｔｈｏｄｏｌｏｇｙ ｆｒｏｍ ｔｈｒｅｅ ａｓｐｅｃｔｓ：ｐａｒａｍｅｔｅｒｓ， ｓｃｈｅｍａｔｉｃ ａｎｄ ｌａｙｏｕｔ．Ｈｓｐｉｃｅ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ ｔｈｅ ｏｕｔｐｕｔ ｏｆ ｔｈｅ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ ｉｓ（１．２３２ ５４土 ０．００５）Ｖ ｉｎ ＣＳＭＣ ０．５ ｕｍ ｔｅｃｈｎｏｌｏｇｙ．Ａｐｐｌｙｉｎｇ ｔｈｉｓ ｄｅｓｉｇｎ ｉｎ ３ ｃｈａｎｎｅｌｓ ＬＥＤ ｄｒｉｖｅｒ ｃｈｉｐｓ，ｔｈｅ ｔｅｓｔ ｒｅｓｕｌｔｓ ｉｎｄｉｃａｔｅ ｔｈａｔ ｔｈｅ ｙｉｅｌｄ ｒｅａｃｈｅｓ ９６．８ ，ｗｈｉｌｅ ｔｈｅ ｃｈｉｐｓ ｔｈａｔ ｍｅｅｔ ｔｈｅ ｏｕｔｐｕｔ ｃｕｒｒｅｎｔ ｒｅｑｕｉｒｅｍｅｎｔｓ ｏｆ（１８土０．５）ｍＡ ａｃｃｏｕｎｔ ｆｏｒ ａｂ０ｖｅ ９９．６％． Ｋｅｙ Ｗｏｒｄｓ：ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎｓ；ｍｉｓｍａｔｃｈ；ｂａｎｄｇａｐ ｖｏｌｔａｇｅ ｒｅｆｅｒｅｎｃｅ；ｔｈｒｅｓｈｏｌｄ ｄｅｖｉａｔｉｏｎｓ；ｏｆｆｓｅｔ；ｙｉｅｌｄ 带隙基准电压源具有高精度、低温漂、高电源 电压满足要求，但会大大增加重复制版成本．②通过 抑制比等优点ｎ］，广泛应用于各种电路．随着 蒙特卡罗仿真预测并根据预测结果修改参数．蒙特 ＣＭＯＳ工艺特征尺寸的进一步减小，工艺偏差对 卡罗分析是一种基于随机数预测结果的数学统计方 基准源电路性能和芯片成品率的影响越来越显 法，即给定电路元器件参数容差的统计分布规律，具 著＿２＿３］．主要表现为失配问题，即制造过程中由物 体流程为用伪随机数求得器件参数的随机抽样序 理工艺上的偏离或随机波动导致设计上相同的２ 列，分别对这些随机抽样序列进行直流、交流小信号 个或多个电阻或ＭＯＳ管在参数或性能上有所差 和瞬态分析，根据多次分析的结果估算电路性能．但 异Ⅲ． 蒙特卡罗模型分析过程复杂且耗时长Ｌ５］，普适性不 针对失配问题，传统的解决方法主要有：①流片 佳．本文提出在器件参数选取、电路结构设计和版图 后根据基准电压的实测结果调整电阻值，使其输出 布局时引入失配模型，通过分析失配原因，优化参 收稿日期：２０１５－１２－０４． 基金项目：浙江省自然科学基金资助项目（ＬＹ１５Ｆ０４０００１）． 作者简介：俞淼（１９９１一），ＯＲＣＩＤ：ｈｔｔｐ：／／ｏｒｃｉｄ．ｏｒｇ／００００—０００２—８１１０—１３３４，女，硕士，主要从事超大规模集成电路研究，Ｅ－ｍａｉｌ：ｙｕｍｉａｏ＠ ｚｊｕ．ｅｄｕ．ｃｎ． ＊通信作者，ＯＲＣＩＤ：ｈｔｔｐ：／／ｏｒｃｉｄ．ｏｒｇ／Ｏ０００—０００２—２８０７—２３８６，Ｅ—ｍａｉｌ：ｌｕｏｘｈ＠ｖｌｓｉ．ｚｉｕ．ｅｄｕ．ｃｎ． ６９Ｏ 浙江大学学报（理学版） 第４３卷 数，从而减轻失配造成的影响． １ 失配模型 目前用于计算失配的模型主要有２类：①适用 于亚微米级的平方律模型［６ ；②适用于深亚微米级、 纳米级的ＢＳＩＭ３、ＢＳＩＭ４等模型．本文采用的工艺 为亚微米级，因此以平方律模型为理论基础．器件失 配的平方律模型来源于漏电流的数学方程，由偏差 传递方程（ＰＯＶ）表征失配统计的方差 ．设Ｙ是关 于随机变量 的函数， 一厂（ｚ），则Ｙ的绝对偏离误 差Ａｙ和方差 （ ）可用式（１）表示： Ａｙ一∑ ， （１） ，一 ａｙ）２ 。ｃ ． 模拟电路中，ＭＯＳＦＥＴ通常在饱和状态下工 作，结合式（１）和饱和电流公式，漏电流的偏差可表 示为 雾一手＋４，。 。 （ ｓ—ＴＶ ＋４Ｈ）。 （ ｓ—ＴＶ Ｈ）’ 其中，ｒ表示 和即之间的相关系数．但理论和实 验数据表明相关系数ｒ值很小，可以忽略【６］，因此式 （２）的末项可以舍去．漏电流的偏差可表示为 。（ ）一（ ）＋４ （铬），㈣ 其中，Ａｐ和Ａｖ 分别描述电流增益常数和阈值电 压的偏差，其值由制造工艺决定． 在此基础上，ＰＥＬＧＲＯＭＥ 指出，ＭＯＳＦＥＴ的 漏电流失配不仅与ｗ、Ｌ相关，还与晶体管的间距、 方向有关： 口 （△Ｐ）一 ＋ｓ；Ｄ ， （４） 其中，ｗ、Ｌ分别为ＭＯＳＦＥＴ的沟道宽度和长度，Ｄｘ 是器件之间的距离，Ａ 表示器件物理参数（如氧化 层厚度、掺杂浓度、注入深度等）的随机误差，对器 件的电学特性（如电流增益常数口、阈值电压Ｖ．ｒｎ等） 产生影响．Ｓ，描述的是器件物理参数的梯度误差， 可以通过版图的共质心技术消除．由式（４）可得 —ｒｎ 和 的偏差表达式： ）一 ＋ ２～ｇ ｛ｌＩ 。 Ｔ（ＡＶ ｎ）一 Ｈ）一 ＾２ ＋８２＋，Ｓ２，， Ｄ ．既 （５） ，从电路参数设计的角度出发，可以忽略器件之 间距离Ｄｘ的影响．ＰＡＰＡＴＨＡＮＡＳＩＯＵ［。］在 Ｐｅｌｇｒｏｍ的基础上提出了更简化的失配模型： ｆ （ ）一＿ Ａｐ， １ｌ ｒ（△＾、Ｖ， 、— ）一—Ａ ． ｌ ￣／ＷＬ 器件失配主要考虑２种偏差：整体偏差（系统偏 差）和局部偏差．整体偏差主要依赖匹配器件间的 间距，即式（４）中的Ｓ，２ ２，可以在版图设计上通过 减小器件间的间距来抑制．局部偏差主要依赖于器 件的尺寸，Ｉｌｐ￣（４）中的 ，可以通过改进ｗ、Ｌ值 来优化． ２ 基于工艺偏差的核心电路设计 基于标准ＣＭＯＳ工艺，ＷＩＤＬＡＲｌｇ 于１９７１年 提出了一种带隙参考电压源技术，得到不依赖于电 源电压且不受温度影响的直流电压源．但实际带隙 基准电压源会受温度和工艺偏差的影响，文献 ＥｌＯ一１２３分别提出了温度补偿方法．本文通过器件 参数选取和电路结构设计来抑制工艺偏差． ２．１ 基于失配的器件设计 模拟电路中，器件失配主要表现为由工艺偏差 导致设计上相同的２个或多个电阻或ＭＯＳ管在参 数或性能上有所差异，从而影响最终的输出结果．根 据式（４），通过合理设置器件的ｗ、Ｌ值可有效减小 器件失配的局部偏差．针对ＭＯＳＦＥＴ、电阻和三极 管的失配问题，从电路参数选取上进行优化． ２．１．１ ＭＯＳ管失配 ＭＯＳＦＥＴ的漏电流偏差主要与电流增益常数 偏差、阈值电压偏差以及器件的沟道宽度、长度相 关，其中电流增益常数偏差和阈值电压偏差是由工 艺决定的常数．ＫＩＮＧＥＴ［１３］指出，在亚微米级工艺 中，ＰＭＯＳ的电流增益常数和阈值电压的偏差均大 于ＮＭＯＳ，但相差不大．本文亦以ＮＭＯＳ为例进行 分析计算．根据精度要求，令偏差 （ １≤０．１ ， 由式（３）可得Ｖ儿的最小值．结合电路设计对沟道长 度和宽度的约束条件（如 值等）计算而得的ＭＯＳ 管沟道长度和宽度，既满足了电路设计要求，又有效 抑制了失配． ２．１．２ 电阻失配 根据式（４），电阻的偏差可以表示为 （ ）一 ＋ｓ ， （７） 第６期 俞淼，等：增强工艺偏差容忍度的带隙基准电压源设计 ６９１ 其中，Ｋ 是物理参数的随机偏差，由制造工艺决定； Ｓ 是物理参数的梯度误差，由布局布线时距离不等 引起． 针对器件失配的局部偏差，可以忽略器件间距 离Ｄ 的影响，因此电阻的偏差主要由ｗ、Ｌ决定，面 积大的匹配性能优于面积小的．根据精度要求，令偏 差口 ≤０．５ ，由式（７）可得ｗＬ的最小值．结合电 路设计上对阻值的约束条件，计算而得的电阻长度 和宽度在满足电路设计的要求下有效抑制了失配． ２．１．３ 三极管失配 带隙基准电压源电路中的三极管用标准ＣＭＯＳ 工艺实现，如图１所示．其中Ｎ阱中的Ｐ＋区作为发 射区，Ｎ阱本身作为基区，Ｐ型衬底作为集电区，且 集电极必须接地．相比于双极型工艺，这种垂直结构 的ＰＮＰ管的｜８值更小． 图１ ＣＭＯＳ工艺中三极管的实现 Ｆｉｇ．１ Ｔｒａｎｓｉｓｔｏｒ ｉｎ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ 在带隙基准电压源设计中，失配问题对△Ｖ 的影响更为显著．在同一工艺下，设２个三极管的 和发射极电流 都相等，发射极的面积之比为Ｎ， 根据埃伯斯一奠尔方程，△ 的表达式如式（８） 所示： ＡＶＢＥ—ｖＴ．１ｎ Ｎ＋ ， （８） １ １＿ｐ 其中， 为发射极电流， 为基区等效电阻， 为热 电压，是温度的电压当量，因此△Ｖ髓的偏差主要由 电流增益常数 和基区等效电阻ｒ 引起．根据式 （５），口的偏差可通过增大晶体管面积来抑制，但版 图中晶体管模块所占比例较大，增大面积会显著增 加制造成本． ２．２ 基于工艺偏差的电路结构改进 通过合理选取参数可有效减少器件失配，但在 实际电路中，小的器件偏差仍可能被放大输出，从而 影响最终性能．本文从运算放大器偏差、运放失调影 响和电流源偏差三方面来分析工艺偏差对带隙基准 电压源的影响，并提出了参数改进方法． ２．２．１ 运算放大器偏差分析 运放的失调分为系统失调和随机失调，系统失 调主要由电路结构决定，而随机失调主要由差分输 入管的失配引起．下文将分析图２所示电路结构的 运放随机失调． 在阈值失配电压 厂Ｔｎｃ 和宽长比差值△（ ） ； 值△（ ） ．则随机失调电压为 、，。ｓ一△ … －ｔ－Ａｖ （ｇｍｇｎｉ１３／，＋ ２ ［ｌ鬻（ ）。 一 ］（ ） Ｊ＇㈣’ … 图３ 含失调电压的带隙基准电压源电路 Ｆｉｇ．３ Ｂａｎｄｇａｐ ｗｉｔｈ ｏｆｆｓｅｔ ｖｏｌｔａｇｅ ６９２ 浙江大学学报（理学版） 第４３卷 如公式（１０）所示，失调电压被放大了１＋ 上 ３ Ｍ１和Ｍ２有阈值偏差△ （ ，Ｍ３和Ｍ４有阈值偏 差△Ｖ 。 ，则由电流源Ｍ１、Ｍ２的阈值电压偏差 引起的△ 为 １Ｄ２ 倍，这将引起输出电压出现显著偏差． Ｖ。 ｔ—ＶＢＥ２＋（１＋鲁）（ＡＶＢＥ（１～２）一Ｖｏｓ）＝＝＝ ＋（１＋惫）（Ｖ ｌｎ ７２一Ｖｏｓ） ．（１０） ＡＶＢＥ（２—４）一ＶＢＥ４～ＶＢＥ２：＝ＶＴｉｎ —卜ＶＴＩｎ ７１Ｄ一１— Ｖｒ ｎ ｎ＋ ・ｎ［ 一 ］， 在匹配性设计的基础上，增大△ ＢＥ 可进一 步减小运放失调电压带来的影响．结合式（１０）和图 ３，增大ＡＶ瞰 有２种方法：①设置Ｒ。＝ｍＲ ，使 Ｑ 和Ｑ２的集电极电流之比为ｍ，则△ 瞰 一 Ｖ ｌｎ（ ），但电阻的失配远大于ＭＯＳ管的失 配口 ，不能满足有效减小偏差的设计目标．②每个 分支都采用２个ｐｎ结串联，使△Ｖ陬 增加了一 倍．但在标准ＣＭＯＳ工艺下（见图１），ＰＮＰ双极晶体 管的串联形式很难实现，因此采用射极跟随形式．如 图４所示，为了保障偏置电流具有相同的温度特性， 用ＰＭＯＳ电流源（Ｍ１、Ｍ２、Ｍ３、Ｍ４）代替电阻．但双 极晶体管射极跟随方式会增大基准源的输出电压， 不符合输出电压在１．２５ Ｖ左右的设计目标，因此通 过引入Ｍ５支路进行电流复制，使输出满足要求．带 隙基准电压源的输出电压为 ｖ（】ＵＴ一、，峭＋ （ＡＶＢＥ×。＿４）一Ｖ。 ）一 瓜ｉ ｖＢＥ。＋警（２ＶＴｌｎ＂一Ｖ。 ）．（１１） 图４ 含电流源偏置的带隙基准电压源电路 Ｆｉｇ．４ Ｂａｎｄｇａｐ ｗｉｔｈ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ ｂｉａｓ ２．２．３ 电流源偏差影响 ＰＭＯＳ电流源的引入可确保晶体管的偏置电流 具有相同的温度特性，但电流源的失配同时会引人 偏差，从而影响带隙基准电压源的性能．其中ＰＭＯＳ 电流源的失配主要由设计指标相同的Ｍ１、Ｍ２管之 间以及Ｍ３、Ｍ４管之间的阈值电压的偏差引起．设 其中，Ｉ。 、 是Ｍ１、Ｍ２提供的偏置电流，｛Ｖ 一 ｌ。是Ｍ２的过驱动电压．阈值电压偏差较小，根 据ｌｎ（１＋口）≈ａ（ａ—Ｏ）和式（１２），由Ｍ１和Ｍ２的 阈值偏差引起的基准源输出电压偏差可近似为 ＡＶ（岍（１＿２）一ｂ Ａ（ＡＶＢＥ）≈ ２ＡＶＴＨ（１—２） （１３） ６ （～ １ 同理可得由Ｍ３和Ｍ４的阈值偏差引起的基准源输 出电压偏差为 ｍ ≈ 訾 ４ 同一工艺下，△ＶＴＨ１一ＡＶＴＨ２一／ｘＶｒｒＨ［ ］，且Ｍ２、Ｍ４ 的过驱动电压相等．由式（１３）、（１４）得电流源阈值 偏差引起的基准源输出电压偏差为 △Ｖ（）ｕＴ一△ＶｏｕＴ（卜２）＋ＡＶ（）ｕＴ（３—４）一 ６ Ｉ＋鲁）ｃ一 ． 基于带隙基准电压源的零温漂要求，即输出电 压对温度的偏导为０，可以确定Ｒ 和Ｒｔ的比值．ＶＴ 表示热电势，常温下为定值，电流源的过驱动电压由 设计确定，输出电压偏差是阈值电压偏差的函数．根 据式（１）、（６）、（１５），则输出电压的总偏离方差为 ～ 一 Ｌ Ｉ ｓ一１量２ ｎ ｌ二（ 。 ｃ…： 铬『 『， 其中，Ａ ．是由工艺决定的定值，根据精度要求，控 制电流源引起的输出电压偏差为０．１ ，则由式 （１６）可得ＷＬ的最小值为１５３．６５ ｍ。．结合电路中 电流设计要求ｆ 一１１，则电流源ＰＭＯＳ管的参数 可取Ｗ一１２．５肛ｉｎ，Ｌ一１２．５ ｍ，在满足电路性能 的前提下有效抑制了失配．其他ＭＯＳ管和电阻参数 的选取方法一致，不再赘述． ３ 版图优化 根据式（４），器件的整体偏差Ｓ ２ ２ｘ可以通过减 ，ｊ、 ｆ Ｊ１｝ｊＪ１０｝郇Ｊ譬 １ ｎ０ ｆ小＝偏 ÷术ｊ１１Ｊ ０，ｔ Ｊ×０～１（） ｌ’：、Ｉ Ｌｉ Ｊ５ｊｌ ｆｆ１ —ｊ 越．１１Ｊ ．ｉ』Ⅲ 【冬ｌ（１ｉ ｊ．，） 【－１０』Ｌ Ｊ以 ｆ匕． ３．３三极管的版图布局 撇僻 减小 度误 ．＆Ｉ 】没 Ｉ 采ｊＩ１，ｔ、１：顷心刈’ ： 』 ．术 昕爪，Ｑ【 丁ｆ１“『ｊｌｆ 心．Ｑ！ 分ｎ 、添ＪＪＪ¨、 ｛Ｉ Ｉ＿： ，Ｊ‘』 逊ｆ ３．Ｉ １Ｉ‘） 管的版图布局 以８个 ｌｎ 拟的ｆ 怵衍 环绕』Ｉ＝川连．这种对称性 汁仃利下ｔ 小１ …的 境 持一敛．从而减小 Ｉｌｌ连线 ）ｔｆ ｆＩｆ Ｉ ｉ ’Ｊ Ｉｌ１ Ｊ ｒｌ ）匕之ｌｊ技ｉ－！Ｉ ｊ ‘ ｊ造过｛＝ Ｉｌ｝ １ Ｉ。 ４１｛ Ｊ１ ｛ Ｊ ：＇１－ １ ｌ－ｄ ４ ｒ｝：．Ｉ 』ＪＬ ｆｌｌＪ＝‘ ＇ｌｉ？ ｔｎ 啦 ｉ Ｉ 久ｎ ｎ ） ．』Ｉ＝（８）ｒＩｌ性 ｌｊ的ｊ Ｉｘ 效ＩＵＩ５ＩＩ 电Ｉ ｉ乖ｌｆ｛’《州 Ｌ 榍连 数Ｉ，ｌ０ Ｍｔ） ‘ ：刈 十 川 ． 近 川的－ ｆ小＝‘’。。范Ｊ 较人． 他川 ，＼竹Ｊ ｆ｝． 轴ｊｆ 排放 。…邻２个僻 Ｈ Ｊ戊． ，Ｊ 永ＪＩ Ｊ多十Ｊ ｊ盛触彳Ｌ币ｎ宽金 ． 力‘法ｊ¨Ｊ制 ｊ ：之ｎｉＪ ＪＩ 伽’：（１Ｕ 化 （ ，ｌＪ！『ｊ；ＪＬ ４１ｌｌ 会 Ｊ ：的 Ｊ ．㈣求川突 Ｉ人 Ｉ ｎ ０－ｌ】ｆｆｊ‘效 圳 ｝ 怫Ｊ 效』 、．＆『】ｌ冬Ｉ Ｊ ，Ｊ ． ｛可ｌ ｆ小Ｉ ：分 ！，＼ Ｊ ～ ・、ｌ 的ｉｉｉｉ Ｉ怵Ｉ ’．ｊ Ｌ ｔｆ Ｍ（） Ｉ ：Ｍ Ｉ…｛Ｉ１ ｉ』｛｛远 Ｉ，ｌ０ Ｉ）１． ．、，， ｊｉ‘ｌｆ ¨１ ＪＪ＼１．Ｍ２ ｌＩＩ十ＩＩ令ｌ５Ｉ １０，， 一Ｉ）１ ｊｉ 驳ｍ ．Ｍ ｌ流 的Ｉ 《 川 ．、川 Ｉ Ｉ＇Ｊ Ｉ也流：： ｆ¨．Ｍ２ ｉ札Ｊ－ 过ｆ由７ Ｉｌｌ、Ｉｌｌ ｆ＋ｎ０ ｌＵ 之 ｆ．Ｊ』！Ｉ』， “（（ ＼｛（’－，、｛：｛ （、－－、） ．仃效抑圳Ｊ 战一 悌 效Ｊ、 ．ｍ 添ＪＪＩｌＪ、 ｛以Ｉ ｆ小记：Ｉｉ Ｊ 以ｆ ¨ 川 ｝川 ｆ川 ． 川 的Ｉ・ｑ Ｉ』１ Ｊ屯 ．进・ 、偏 ． Ｍ（， ｆｚ 卜１ Ｉｉ Ｌ＼＿（＿ｌｌＩ、、ｆ Ｍ（） ｌ Ｉ Ｉ、 ３．２ 电阻的版图布局 ｝＿１ Ｊｌ （１）．ＩＵ 【ｆｎ ｆ 偏 受悌Ｊ ｝＇尺ｌｌ ｆｌ【１Ｕ『５ｌＩ 川州Ｉ＝ｎ Ｊ．㈥ＩＩ－Ｌ宋』ＩＪ ＪＬ Ｊ 心交 ｆ１ Ｊ ． 他Ｊｆ Ｊ Ｉ：Ｉｆ ｎ０ Ｉ ．ｆ ｌ ｌ５Ｉｌ ｉ血过；Ｉ１ｊｆ砭ｊ ３２ ｊｆ・城ｉ，ｆ０，』 牝ｆ … 敷Ｉ ，】十【Ｉｌ一 ． ＆ＩＩ『矧ｆ；Ｉ＿Ｊ ，Ｊ ．：ｆ ｆＩ Ｉ分成较ｎ Ｉ ｝ ＩＵｌ５｝ ｉｆ ． 卜ｆ ｒ 放 一 川ｊ『ｆ： ，ｆｆｊ‘仃效 Ｉ ｎＩＪ的 也ＪｊｆＩ Ｊ叛 ｖ（）ＬＩｔ（）ｆ Ｉ Ｌ， ｉ ＿Ｉ实验结果与分析 ｊｔ≮ ｌ ０ ：隙 准ＩＵ 源模块 Ｊ Ｊｊ ｒ 通ｊ盟Ｉ Ｅ１） ５ｌ‘ Ｊ ｜ｌｊ ”Ｉ｝ ．许 成（、ＳＭＣ Ｊ． ｆ．￣１１１ ｒ 的流”．如 爪．心Ｉ１＂＂总 为 ５ １ｔ５ ７㈠』Ⅲ１．１ｆｉ『ｉ－ Ｊ＾ ：ｌＵ Ｊｆ ｆ 诞缺Ｉｎ ｆｌ Ｉ ７９× １（ｊ ｔｔｌ１１．１‘ ｊ ２．８ ｌ１．嗵过｛ ＩＩＩｉ ＩＪ （㈨ｒＩ１ ）下 Ｈ ｐｉ（’‘ ¨输…咀 的 ：流 Ｊ； 输ｆｆ；电流的 测结 求验 此 汁．１Ｉ】‘仃放抑 ｌ 偏差造成 的影响．俅旺芯片的成 ． ８ Ｉ，ＥＩ） 功芯 Ｆｉ ．８ １ ｛Ｉｖ（…１【）ｆ Ｉ ｆ ：Ｉ） ６９４ 浙江大学学报（理学版） 第４３卷 ４．１ Ｈｓｐｉｃｅ仿真结果 表１ 不同工艺参数下的基准电压输出情况 基于Ｍ（）Ｓ管和电阻的＿Ｔ艺偏差，对带隙基准 电压源输｝Ｈ电压进行ＣＳＭＣ ０．５／ｚｍ Ｔ艺下的 Ｃｏｒｎｅｒ（２５℃） Ｍ（）Ｓ（ｔｔ）Ｒ（ｔ） 输…电压值／Ｖ １．２３２ ５４ １．２３６ ５６ １．２２７ ９０ １．２３２ ７８ １．２３６ ８８ １．２２８ Ｏ２ １．２３２ ２３ １．２３６ ２１ １．２２７ ６７ Ｈｓｐｉｃｅ仿真．表１为供电电压５ Ｖ、温度２５ ０Ｃ时存 不同工艺角下的直流仿真．典型情况下基准电压值 为１．２３２ ５４ Ｖ．不同ｃｏｒｎｅｒ下的偏差范围为 ±４．９ ｍＶ．冈９所示为一２Ｏ～ｌ４０℃时不同ｃｏｒｎｅｒ Ｍ【ＪＳ（ｔｔ）Ｒ（ｆ） Ｍ（）Ｓ（ｔｔ）Ｒ（ ） Ｍ（）Ｓ（ｆｆ）Ｒ（ｔ） 情况下的 流仿真结果．电阻偏差相同时，同一温度 下。３种情况ＭＯＳ管的偏差基本在±】ｍＶ以内，符 合０．１ 的指标要求．Ｍ（）Ｓ管偏差相同时，同一温 度下．３种情况电阻偏差较大．基本在±５ ｎ Ｖ以内． 这符合电阻失配较严重的理论分析和０．５ 的指标 要求． Ｍ（）Ｓ（ｆｆ）Ｒ（ｆ） Ｍ（）Ｓ（ｆｆ）Ｒ（ｓ） Ｍ（） （ＳＳ）Ｒ（ｔ） Ｍ（）Ｓ（５５）Ｒ（ｆ） Ｍ（）Ｓ（ＳＳ）Ｒ（Ｓ） 偏差范同 ±４．９ ｍＶ （ａ）ｔｙｐｉｃａ 【ｈ、ｌ ；ｔ （ｃ）ｓｌｏｗ ９ —２Ｏ～１，ｌ０℃时不 ｃｏｒｎｅｒ情况下的直流仿真 Ｆｉｇ．９ ＤＣ ｒｅｓｐｏｎｓｅ ｉｎ ｄｉｆｆｅｒｅｎｔ ｃｏｒｎｅｒｓ（７ ｉｓ ｆｒｏｍ－－２Ｏ ｔＯ １ １０ ， ４．２流片测试结果 表２ 电流正态分布 Ｔａｂｌｅ ２ ＮｏｒｍａＩ ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ ｃｕｒｒｅｎ｜ｓ 通过实测２７ ８０８片芯片，得到 片的成品率为 ９６．８ ．图ｌ０为ＲＧＢ三色通道输出电流分布情况， 实测电流基本满足正态分布的３ 原则， （ ）≤ １ ．如表２所示． ５ 结 论 芯片成品率的提高主要依赖于工艺的改进和设 计上工艺偏差容忍度的提高．针对工艺偏差容忍度 问题，提出将Ｐｅｌｇｒｏｍ失配模型引入带隙基准电压 源的参数设计中，分别从器件参数、电路结构和版 布局ｉ方面进行了分析和改进．Ｈｓｐｉｃｅ软件仿真和 裸片实测显示，基准源输出电压为１．２３２ ５４ Ｖ．偏 差小于５ ｍＶ，芯片成品率达到９６．８ ，其ｒｔｔ电流分 １０ ＲＧＢ三通道电流分布 Ｆｉｇ．１０ Ｃｕ ｒｒｅｎｔｓ ｏｆ Ｒ＼Ｇ＼Ｂ ｃｈａｎｎｅｌｓ ，，Ａ ｒ、 、 布摹夺满足正态分布３ｏ－原则（ （半）≤１ ），满足 、 、 』 ， ， Ｊ 没计指标要求．此方案具有普适性，在电路设汁环 第６期 俞淼，等：增强工艺偏差容忍度的带隙基准电压源设计 ６９５ 节对亚微米级的电路进行工艺偏差优化，省去了高 成本的重复制版，避免了复杂耗时的蒙特卡罗分析， 保证了芯片的成品率． 参考文献（Ｒｅｆｅｒｅｎｃｅｓ）： ［１］ ＩＶＡＮ０Ｖ Ｖ，ＢＲＥＤＥＲＬ０Ｗ Ｒ，ＧＥＲＢＥＲ Ｊ．Ａｎ ｕｌｔｒａ 】Ｄｗ ｐｏｗｅｒ ｂａｎｄｇａｐ ｏｐｅｒａｔｉｏｎａｌ ａｔ ｓｕｐｐｌｙ ｆｒｏｍ ０．７５ Ｖ ［Ｊ］．Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，２０１２，４７（７）：１５１５—１５２３． ［２］ ＢＡＮＥＲＪＥＥ Ａ，ＣＨＡＴＴＥＲＪ ＥＥ Ａ．Ｓｉｇｎａｔｕｒｅ ｄｒｉｖｅｎ ｈｉｅｒａｒｃｈｉｃａｌ ｐｏｓｔ—ｍａｎｕｆａｃｔｕｒｅ ｔｕｎｉｎｇ ｏｆ ＲＦ ｓｙｓｔｅｍｓ ｆｏｒ ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｐｏｗｅｒ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ Ｓｙｓｔｅｍｓ，２０１５，２３（２）：３４２—３５５． ［３］ ＲＡＤＦＡＲ Ｍ， ＳＩＮＧＨ Ｊ． Ａ ｙｉｅｌｄ ｉｍｐｒｏｖｅｍｅｎｔ ｔｅｃｈｎｉｑｕｅ ｉｎ ｓｅｖｅｒｅ ｐｒｏｃｅｓｓ，ｖｏｌｔａｇｅ，ａｎｄ ｔｅｍｐｅｒａｔｕｒｅ ｖａｒｉａｔｉｏｎｓ ａｎｄ ｅｘｔｒｅｍｅ ｖｏｌｔａｇｅ ｓｃａｌｉｎｇ［Ｊ］． Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｌｉａｂｉｌｉｔｙ，２０１４，５４（１２）：２８１３－２８２３． ［４］ 刘博，张雷鸣，王金婵．基于Ｄ／Ａ转换器的工艺波动表 征方法的研究［Ｊ］．微电子学与计算机，２０１５，３（３）： １１７－１２１． ＬＩＵ Ｂｏ，ＺＨＡＮＧ Ｌｅｉｍｉｎｇ，ＷＡＮＧ Ｊｉｎｃｈａｎ．Ｒｅｓｅａｒｃｈ ｏｎ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ ｗｉｔｈ Ｄ／Ａ ｃｏｎｖｅｒｔｅｒｓ［Ｊ］． Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ＆ Ｃｏｍｐｕｔｅｒ，２０１５，３（３）：１１７—１２１． ［５３ 吕伟锋，孙玲玲．一个简单的６５ ｎｍ ＭＯＳＦＥＴ失配模 型［Ｊ］．计算机辅助设计与图形学学报，２０１１，２３（７）： １２８０－１２８４． Ｉ ＹＵ Ｗｅｉｆｅｎｇ，ＳＵＮ Ｌｉｎｇｌｉｎｇ．Ａ ｓｉｍｐｌｉｆｉｅｄ ６５ ｎｍ ＭＯＳＦＥＴ ｍｉｓｍａｔｃｈ ｍｏｄｅｌ口］．Ｊｏｕｒｎａｌ ｏｆ Ｃｏｍｐｕｔｅｒ－ Ａｉｄｅｄ Ｄｅｓｉｇｎ＆Ｃｏｍｐｕｔｅｒ Ｇｒａｐｈｉｃｓ，２０１１，２３（７）： １２８０－１２８４． ［６］ ＬＡＫＳＨＭＩＫＵＭＡＲ Ｋ Ｒ， ＨＡＤＡＷＡＹ Ｒ Ａ， ＣＯＰＥＬＡＮＤ Ｍ Ａ．Ｃｈａｒａｃｔｅｒｉｚａｔｉ０ｎ ａｎｄ ｍｏｄｅｌｉｎｇ ｏｆ ｍｉｓｍａｔｃｈ ｉｎ ＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ ｐｒｅｃｉｓｉｏｎ ａｎａｌｏｇ ｄｅｓｉｇｎ￣Ｊ］．ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，１９８６， ２１（６）：１Ｏ５７－１０６６． ［７］ ＰＥＬＧＲＯＭ Ｍ． Ｍａｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ［Ｊ］．１ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉ￣， １９８９，３０５（３）：１４３３—１４３９． ［８３ ＰＡＰＡＴＨＡＮＡＳ１０Ｕ Ｋ． Ａ ｄｅｓｉｇｎｅｒ’ｓ ａｐｐｒｏａｃｈ ｔｏ ｄｅｖｉｃｅ ｍｉｓｍａｔｃｈ：Ｔｈｅｏｒｙ， ｍｏｄｅｌｉｎｇ， ｓｉｍｕｌａｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ，ｓｃｒｉｐｔｉｎｇ，ａｐｐｌｉｃａｔｉｏｎｓ ａｎｄ ｅｘａｍｐｌｅｓ［Ｊ］． Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ＆Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，２００６， ４８（２）：９５—１０６． ［９３ ＷＩＤＬＡＲ Ｒ Ｊ．Ｎｅｗ ｄｅｖｅｌｏｐｍｅｎｔｓ ｉｎ ＩＣ ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒｓ［Ｊ］．ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， １９７１，６（１）：２－７． ［１０］代国定，徐洋，李卫敏，等．高性能分段温度曲率补偿 基准电压源设计［Ｊ］．浙江大学学报：工学版，２０１０ （１１）：２１４２－２１４７． ＤＡＩ Ｇｕｏｄｉｎｇ，ＸＵ Ｙａｎｇ，ＬＩ Ｗｅｉｍｉｎ，ｅｔ ａ１．Ｄｅｓｉｇｎ ｏｆ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｂａｓｅｄ ｏｎ ｐｉｅｅｅｗｉｓｅ ｔｅｍｐｅｒａｔｕｒｅ ｃｕｒｖａｔｕｒｅ ｃｏｍｐｅｎｓａｔｅｄ ｔｅｃｈｎｏｌｏｇｙ［Ｊ］．Ｊｏｕｒｎａｌ ｏｆ Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ： Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｃｉｅｎｃｅ，２０１０（１１）：２１４２—２１４７． ［１１］汤华莲，庄奕琪，张丽，等．一种可校准的低温漂基准 电流源［Ｊ］．西安电子科技大学学报：自然科学版， ２０１３，４０（４）：１３０－１３６． ＴＡＮＧ Ｈｕａｌｉａｎ。ＺＨＵＡＮＧ Ｙｉｑｉ，ＺＨＡＮＧ Ｌｉ，ｅｔ ａ１． Ｄｅｓｉｇｎ ｏｆ ａ ｔｒｉｍｍｅｄ ｃｕｒｒｅｎｔ ｒｅｆｅｒｅｎｃｅ ｗｉｔｈ ａ ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｄｒｉｆｔ［Ｊ］．Ｊｏｕｒｎａｌ ｏｆ Ｘｉｄｉａｎ Ｕｎｉｖｅｒｓｉｔｙ： Ｎａｔｕｒａｌ Ｓｃｉｅｎｃｅｓ，２０１３，４０（４）：１３０—１３６． ［１２］张献中，张涛．一种三阶曲率补偿带隙基准电压源的 设计［Ｊ］．武汉科技大学学报，２０１５（１）：６７—７１． ＺＨＡＮＧ Ｘｉａｎｚｈｏｎｇ，ＺＨＡＮＧ Ｔａｏ． Ａ ｂａｎｄｇａｐ ｖｏｌｔａｇｅ ｒｅｆｅｒｅｎｃｅ ｗｉｔｈ ｔｈｉｒｄ—ｏｒｄｅｒ ｃｕｒｖａｔｕｒｅ ｃｏｍｐｅｎｓａｔｉｏｎ［Ｊ］．Ｊｏｕｒｎａｌ ｏｆ Ｗｕｈａｎ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，２０１５（１）：６７—７１． ｒ１３］ ＫＩＮＧＥＴ Ｐ Ｒ．Ｄｅｖｉｃｅ ｍｉｓｍａｔｃｈ ａｎｄ ｔｒａｄｅｏｆｆｓ ｉｎ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａｎａｌｏｇ ｃｉｒｃｕｉｔｓ［ｊ］．ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，２００５。４０（６）：１２１２－１２２４． ［１４］ＧＵＰＴＡ Ｖ，ＲＩＮＣＯＮ—ＭＯＲＡ Ｇ．Ｐｒｅｄｉｃｔｉｎｇ ａｎｄ ｄｅｓｉｇｎｉｎｇ ｆｏｒ ｔｈｅ ｉｍｐａｃｔ ｏｆ ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎｓ ａｎｄ ｍｉｓｍａｔｃｈ ｏｎ ｔｈｅ ｔｒｉｍ ｒａｎｇｅ ａｎｄ ｙｉｅｌｄ ｏｆ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅｓ［ｃ］／／Ｑｕａｌｉｔｙ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ，ＩＳＱＥＤ ２００５．Ｓｉｘｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＩＥＥＥ．Ｓａｎ Ｊｏｓｅ：ＩＥＥＥ，２００５：５０３—５０８． ［１５］ＬＹＵ Ｗｅｉｆｅｎｇ，ＳＵＮ Ｌｉｎｇｌｉｎｇ．Ｍｏｄｅｌｉｎｇ ｏｆ ｃｕｒｒｅｎｔ ｍｉｓｍａｔｃｈ ｉｎｄｕｃｅｄ ｂｙ ｒａｎｄｏｍ ｄｏｐａｎｔ ｆｌｕｃｔｕａｔｉｏｎ ｉｎ ｎａｎｏ—ＭＯＳＦＥＴｓ ［Ｊ］． Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，２０ｌ１（８）：４６—５０．
