设计模块完成情况

CMOS Pixel设计讨论会

卢云鹏

高能所/实验物理中心

2019-5-10

设计模块完成情况模块名称FE_V0FE_V1DGT_V0DGT_V1DGT_V2Rolling shutterSchematics完成完成完成完成完成完成Layout完成完成完成完成完成完成零压缩和数据缓存SerializerDAC、IO、LVDS、ANALOG buffer及串行控制低功耗串行发送测试端口整体集成完成?90%+?基本完成?90%+?重复使用MIC4中的模块(张亮增加Bandgap_ALT)完成完成80%(缺模块)完成完成60%红色为有进展的部分2CMOS Pixel Sensor设计讨论，卢云鹏Matrix

最终版已完成

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Deep P-well, Analog buffer, Guard ring具体见志岗的报告

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需要少量修改

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S3需要为IBIAS，IDB和ITHR提供3根独立的偏置电流线（原理图）每个sector的16个Analog buffer中，8个接第一行，8个接第二行

3CMOS Pixel Sensor设计讨论，卢云鹏外围控制

与Matrix的集成基本完成

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目标是以该版本为final version具体见周扬的报告

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4CMOS Pixel Sensor设计讨论，卢云鹏5CMOS Pixel Sensor设计讨论，卢云鹏DAC

原设计的电流镜调节范围针对MIC前端优化，两种前端结构的偏置电流不能独立调节（所以不能同时工作）

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原用于CSA前端的电流镜MOS管尺寸需修改

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张颖负责修改，针对本次流片优化

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预计本周完成

6CMOS Pixel Sensor设计讨论，卢云鹏Peripheral readout

为了与阵列以及Cache匹配，修改方案已确定

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每个Sector由64列输入改为48列输入送给Cache的复位信号由下降沿改为低电平FIFO的empty和full状态逻辑优化

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设计实现见肖乐的报告

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4月26日报告

7CMOS Pixel Sensor设计讨论，卢云鹏Serializer以及CHIP1/2，PLL

Serializer必须集成到设计里面，对后续工程批流片很重要

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进展情况见郭迪报告

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向明倾向于优先保证CHIP2

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PLL从独立芯片改为设计模块才能够集成到本次设计中CHIP1理论上也可以改为设计模块，但管脚数量非常紧张

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CHIP2的版图

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不划片！因此摆放方位可优化，旋转180度，或者上下/左右翻转，使高速IO的bonding wire尽量短

需增加HR层，并提供有/无HR层的DRC report

PLLCHIP1CHIP2

8CMOS Pixel Sensor设计讨论，卢云鹏BANDGAP

vpnp更改为vnpn

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vpnp与高阻设计不兼容，要求Deep p-well接VSS

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进展情况见张亮报告

9CMOS Pixel Sensor设计讨论，卢云鹏其它

郭老师回复：

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划片槽不包含在10.4mm*6.1mm面积内斯堡的做法：WPD和WB间距1um，中间放VNN

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再次调整了IO Ring的规划

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与Seal Ring间距68 um (左), 59 um（上/下）, 50 um (右下)，170um（右）

上边：47个；左边：82个；下边：36个

10CMOS Pixel Sensor设计讨论，卢云鹏