作者：劉孝勇 / 通嘉科技(Leadtrend Technology)
切換式電源產品在做驗證時，經常會遭遇到ESD的相關問題，有時處理起來需花費非常多的時間，筆者從事切換式電源電路設計多年，希望能藉由之前ESD對策的經驗與ESD的相關理論基礎做個整理，讓目前正從事或未來想從事切換式電源設計的人員對靜電防制技術能有初步的認識。
本文內容包括靜電的介紹，切換式電源的ESD測試法規與測試方法，切換式電源的ESD防制觀念，ESD防制方法與ESD問題解決方式等。
靜電介紹
多數的物體皆會儲存電荷，而所謂的靜電，即物體表面的電荷分佈不平衡，當正電荷分佈較多時帶正電，當負電荷分佈較多時則帶負電；當一個帶電的物體靠近或接觸到另一個帶不同電位的物體時，彼此會有電位差，就會產生電子轉移的現象，此現象稱為靜電放電，當彼此電位差太大時，會因此產生高電流而導致元件受損。
只要是容易累積大量電荷的物體，皆有可能成為靜電放電的來源，大至大型機台，小至電子零件，涉及的來源十分廣泛，而多數的電子零件都是帶電荷的元件，人體也是優良的帶電荷來源(如下表所示)，因此電子產品很容易因人體的靜電將其損壞。 人體動作 在地毯上走動 在塑膠地板走動 坐離塑膠椅 10~20%相對濕度 35 12 18 靜電電壓(KV) 65%~90%相對濕度 1.5 0.25 1.5 1.5 在地上滑動塑膠材的箱子 18 相對濕度愈高，產生的靜電電壓愈低。
切換式電源電路的ESD法規與測試方法
因人體是良好的帶電體，很容易因人體的靜電放電將電子產品損壞，因此安規就定義了一些ESD的測試規範與要求，而切換式電源電路的ESD測試規範是依據IEC61000-4-2，人體放電模型可由電容及電阻所組成，人體的等效電容容值約150pF，因此IEC便依此概念，利用一個高壓電源對人體的等效電容充電。
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而串聯的高電阻(50M~100M)是為了防止充電電流過高的電磁干擾，待充電電容儲存到高壓電源的電壓後，由靜電槍的放電開關(如圖一的切換開關)來控制放電，在放電時電荷會經由一串聯電阻(330ohm)放電到待測物(DUT, device under test)，其等效測試線路如下：
圖一 IEC61000-4-2 ESD等效測試線路
IEC61000-4-2所規範儀器校正時的測試標準如圖二所示，用一鐵箱(法拉第空箱)將示波器置於箱中，並用幅射吸收材置於鐵殼內以防止干擾，靜電槍由外部透過一個2ohm阻抗進入到示波器，即可量測放波形，其測試圖與波形圖需符合下面表一所示，放電波形必需達到0.7~1ns的上升時間到第一個放電電流的最高值，在30ns後仍能保持最高值電流的一半以上，在60ns後仍能保持最高值電流的1/4以上，才能符合IEC61000-4-2的規範。
圖二 IEC61000-4-2規範之儀器校正測試標準
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Level 1 2 3 4 Indicated voltage (KV) 2 4 6 8 First peak (A) 7.5 15 22.5 30 Rise time (ns) 0.7~1 0.7~1 0.7~1 0.7~1 Current at 30ns (A) 4 8 12 16 Current at 60ns (A) 2 4 6 8 表一 IEC61000-4-2 測試標準電壓／電流值
IEC61000-4-2規範的放電方式分成兩種，依安規申請的不同而有不用要求，規範有接觸放電(Contact Discharge)與空氣放電(Air Discharge)，如表二所示
Contact Discharge Level 1 2 3 4 X Test voltage (KV) 2 4 6 8 Special Level 1 2 3 4 X Air Discharge Test voltage (KV) 2 4 8 15 Special “X” is an open level. The level has to be specified in the dedicated equipment specification. If higher voltages than those shown are specified, special test equipment may be needed. 表二 IEC61000-4-2規範的放電方式
ESD測試方式為：
1. 各測試點正負各25次以上； 2. 放電間隔至少1秒；
3. 充電電壓的誤差範圍要在5%以內。
而ESD測試結果可依不同狀況做不同等級申請，如表三所示 結果等級 Level 1 Level 2 Level 3 Level 4 對待測物與設備完全沒影響 暫時降低功能，但正常情況下待測物可自行回復(auto recovery) 暫時失去功能，需操作人員重新開機或將系統reset才可回復 待測物或設備已損壞而無法恢復 表三 ESD測試結果等級
測試結果
切換式電源的ESD防制觀念
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在開始介紹防制之前，我們先瞭解一下靜電放電的基本概念。由電子學的觀念，兩個導體之間皆有一電容值，利用電容儲能的概念可以解釋電荷累積的情形，像兩金屬板的電容可以公式C=∈𝑑, 表示，A為兩金屬板之間接觸的面積，d為金屬板之間的距離，∈是兩金屬板之間的材質(介電係數)。
而電容值與儲存的電荷(Q)及跨於電容間的壓差(V)，可由Q = C×V表示。電容中所儲存的能量則可由Ｅ＝２Ｃ×Ｖ來表示。
由上述公式可對於儲存電荷，電壓及能量大小有些許的認識。當靜電發生時，電荷可能會快速的消失，也可能透過上述電容儲能的概念被儲存起來，當物體的靜電累積到一定的量時，藉由後端所接的電路做放電。
在靜電放電時所產生的高電壓，電流，可能會對DUT (切換式電源)造成的影響包括：
(1) 訊號失真：在IC或電子電路裡，可能透過PCB板或元件，將靜電放電釋放的
暫態能量耦合到內部電路，造成訊號干擾，誤觸而造成訊號失真，像是保護線路誤動作。 (2) 元件損壞：針對半導體元件，像MFET，Diode等切換開關，可能會因靜電放
電所產生的高電壓或電流擊穿元件，或是連續的暫態突波電流在P-N接面造成熱效應損壞元件(heat breakdown)，也有可能因距離太近，讓電場耦合經由非預期的路徑而造成元件損壞。
ESD防制方法
在做電路初期規劃設計時，若能先將ESD相關對策放入，則能事半功倍，而在ESD一開始的防制部份，最重要的是建立疏導路徑。
切換式電源供應器大多以絕緣材質的外殼密封，或是有鐵殼做包覆，因此對外裸露的部份只有接地鐵殼與輸出導線，提供了靜電放電測試時的測試點。一般三線輸入時，需要從輸出端開始預留一條疏導路徑回到輸入端的地，若是兩線輸入(輸入沒有地線)，則需從輸出端預留疏導路徑回到輸入側的火線或中性線。
跨接於一二次側的元件，包括光耦合器，Y 電容與變壓器，當二次的電荷增加時，此三個組件會等效將二次側的電荷回到一次側，通常流過Y電容的電荷會較多，因其容值小(<4700pF)，高頻時的阻抗低，因此一般疏導路徑會以Y電容兩端定為一二次側快速放電路徑。
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１
２
𝐴
在所規劃的疏導路徑上要盡可能避開半導體元件，以防因電荷的累積造成零件的損壞。以通嘉科技PWM IC LD7538設計的返馳式切換式電源為例，圖三紅色圖示為其疏導路徑，且為三線式輸入電源，若一次側的地與二次側的地直接相連，則電荷由二次側輸入時可快速藉由一次的地疏導。
圖三 返馳切換式電源範例
圖四 二線式輸入電源
圖四為二線式輸入電源，若一次側沒有地的回路，則電荷需由輸入的火線或中線做疏導，因此將二次側的地直接接至Y電容二次側的地，再將Y電容的地儘量的靠近橋式整流端的地，再回到火線或中線。
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除了Y電容外，電荷也會由輸出的地經由變壓器二次側耦合至一次側，因此變壓器初級側的Vcc走線也需注意，如圖五所示，將變壓器的地直接接至Vcc電容的地後，直接接至橋式整流的地，再回到火線或中線，可讓電荷經由初級側的火線與中線快速將能量釋放。
圖五 變壓器初級側的Vcc走線
圖六 變壓器Vcc正端也會耦合電荷
除了一次側變壓器的地之外，變壓器Vcc的正端也會耦合電荷，其會經過Vcc Diode再進入IC Vcc的正端(圖六)，若IC的Vcc太敏感或不夠強壯即會造成IC誤動作或損壞，一般加強的方法有：
1. 在靠近IC的Vcc pin對地增加一MLCC電容，吸收Vcc的突波電壓。
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2. 在Vcc進IC的路徑上串聯一Bead，抑制其突波電流。
3. 在Vcc進IC的路徑上串聯一電阻，抑制其突波電壓與電流。
在疏導路徑上，我們會在Y電容兩端會加一尖端放電的銅箔(如圖七黑色框所示)；當初次級的電荷電壓累積到某個電壓值時，可透過此銅箔做放電，一般經驗值是1mm等於1KV，例如放電銅箔尖端的距離為5mm，即表示當電壓高過5KV時，會藉由此尖端將電荷由次級側回到初級側。因此次級側對初級側的電壓即可壓制在5KV以下，如此即可增加次級的靜電耐受性，一般Y電容兩端的放電銅箔距離即為安規的最小空間距離。
圖七 疏導路徑與尖端放電
另外，切換式電源供應器為了符合EMI要求，會在輸入端放入共模電感，此電感的高頻阻抗會阻礙電荷的放電，因此也會在共模電感的同相兩端加一尖端放電的銅箔(如圖七紅色框所示)來幫助電荷的移動。因為為同電位，所以兩尖端的距離愈小愈好，只需考慮產線上不會連錫的距離即可。
圖八是反馳式電源供應器的電路板佈線圖，紅色部分為GND疏導路徑，由最右邊輸出的地點經由一跳線接至Y電容次級側的地，再由Y電容初級側的地直接回橋式的地，再回到火線與地線。棕色部份為初級側變壓器的地，直接接回大電容而不經過IC周邊訊號的地，製造一條讓電荷快速流過的路徑。
圖九棕色標示為變壓器Vcc正端，經由一二極體後串聯一電阻再進到IC，此電阻即為壓制突波電壓/電流所用，而進到IC前再並聯一電容做吸收突波電壓所用。圖九紅標示為尖端放電點，分別在第一級EMI電感，第二級EMI電感與Y電容上，Y電容二側採用圓形PAD放電方式。
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圖八 反馳式電源供應器的電路板佈線圖
圖九 反馳式電源供應器的電路板佈線圖II
ESD問題解決方式
先確認因ESD而產生之故障現象，一來說，ESD造成的故障現象包括：
A. 機台有跳火的現象(不在規劃的放電PAD上)； B. 機台進入保護模式(auto or latch)； C. 整個機台損壞。
A. 若機台有跳火的現象，一般為絕緣不足或距離不夠所致，對策方式為：
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a.1可先用Hi-pot做一二次側的絕緣測試，將Hi-pot的電壓慢慢的往上調整，當一
二次側的絕緣或距離不足時，即為產生跳火而致使漏電流超過10mA，Hi-pot機跳離。尤其是變壓器內部或散熱片與周邊零件的距離，用此法可快速檢測機台一二次側之間的距離問題。
a.2將輸入端的火線／中線／地線全部接在一起下地，然後再去測ESD (機台沒開
機)，此方式是檢測當有外部電荷進入時，是否電荷是依循規劃路徑在走，只在放電PAD上有跳火。用此方式可以在不傷機台的情況下(因沒有開機)先確認元件之間的距離是否足夠，若不夠即會跳火。
a.3在ESD測試時，可關燈確認跳火現象是在哪一個部份，一般跳火可用方式為：
a.3.1增加熱縮套管，加強絕緣。
a.3.2修改layout，增加元件之間距離。
a.3.3在跳火處塗上白膠，增加其絕緣強度。
B. 若機台進入保護模式，對策方式為：
b.1先判斷與此現象相關的電路部分，看哪一部份電路動作會導致此保護現象，
然後先將此保護模式關掉。例如測試ESD造成電源latch，就先將IC會進到latch的功能先Disable，看是否為IC周邊線路誤動作導致IC進到latch。 b.2若不是保護線路問題，即可能為IC被干擾，對IC來說，操作電流或操作電
壓愈小的pin腳愈容易被干擾(pin腳呈現高阻抗)，確認IC哪個腳位的操作電流很小，設法增加一小電容去濾波或在pin腳前端串聯一電阻做干擾訊號的衰減，在切換式電源IC裡，CS pin因操作電壓較低，故較容易受干擾，因此CS pin的layout要極為注意；另外，TL431的地也很重要，在規劃TL431的地時，最好連接於疏導電路的後端(讓大多的電荷先走過疏導電路再進入TL431的地)，或于輸出端並聯一顆MLCC電容再接至此(讓此電容做突波的衰減)。
b.3 IC 的所有腳位不可空接, 空接的腳位很容易受外來干擾而被誤動作，需以電
容或電阻連接至Vcc或接地來拉高或降低其電位。
b.4 IC的Vcc腳也可能因太大的突波而干擾IC內部運作，可串接電阻，並電容
來減少突波。
b.5若仍無法找到保護問題，則需用隔離探棒同時量測gate與IC各pin之間的波
形，確認是何pin誤觸IC進到保護模式。
C. 若機台整台損壞，對策為：
c.1機台會損壞表示電荷疏導不足，讓電荷進入元件或IC造成損壞，先確認機台
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的疏導路徑是否如之前所提，半導體元件不要經過疏導路徑，而疏導路徑的銅箔要儘量加粗來使電荷快速放電。
c.2可增加Y電容的容值，降低高頻時Y電容的阻抗，增加流過此路徑的電荷。 c.3 若IC有高壓pin，可在此腳並聯一電容來吸收突波電壓。
c.4 有些IC的輸入／輸出端很容易被打穿，在設計上要極小心；輸入即為Vcc
端，前面有介紹可外加電容，電感或電阻來壓制，要注意IC的Vcc絕不能超過其最大額定值，因IC的輸出端有一個totem pole，而輸出端與Vcc存在一個上臂的MFET，若Vcc超過此MFET的Vds即可能打穿IC的Vcc至Vgate，讓輸出一直為高電位。輸出即為驅動端，有時會因MFET較大的Cgd而讓電荷經由驅動端灌入，可於驅動端串聯一電感來抑制其突波電流，或增加一電容對地來吸收突波。 c.5注意組件的選擇與layout，對ESD的高頻線路來說，寄生電感的影響非常大，
在layout時要將power trace(大電流在走動的線路)布的愈粗，愈短愈好，以減少其寄生電感；而在元件的選擇上，偵測電阻也儘量要選用無感電阻。回路上的電感愈大，其感應的逆向電壓也愈大，此產生的逆向電壓有可能導致IC損壞。
c.6若仍找不出損壞的原因，可用一外加TVS(速度較快)，並接於可能發生過電
壓的地方做限壓，或並聯一二極體作負壓的放電。
結語
ESD的防制其實重點在於放電路徑的規劃與相關原理的瞭解，只要在一開始做電路設計時有先考慮ESD快速放電路徑，問題就可以解決一半。而相關原理則包括瞭解靜電測試時的標準測試線路(一個150pF的電容與330的串聯電阻)，以及電荷公式Q＝C×V與能量公式Ｅ＝２Ｃ×Ｖ，
當電容充滿電壓並對待測物放電時，待測物上有哪些路徑會讓電荷走過？哪些元件可以説明電荷放電，哪些元件會妨礙電荷放電，易受干擾的組件要如何接到訊號源而不受ESD干擾等，利用串聯電阻抑制突波電流與電壓，串聯電感抑制突波電流，並聯電容抑制突波電壓等方式，可改善大部份ESD造成的干擾問題。
參考文獻：
IEC-61000-4-2 second edition 2005-11. Thermo KeyTek ESD waveform Verification. Leadtrend PWM IC LD7538 application note.
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