末试卷B（有答案）
一、选择题
1、假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中xaddr是x对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（Write Trough）方式，则完成该指令功能需要访问主存的次数至少是（ ）。
A.0 B.1 C.2 D.34
2、若数据在存储器中采用以低字节地址为字地址的存放方式（小端存储），则十六进制数12345678H按自己地址由小到大依次存为（ ）。 A.12345678 B.87654321 C.78563412 D.34127856 3、当定点运算发生溢出时，应（ ）。
A.向左规格化 B.向右规格化 C.舍入处理 D.发出出错信息
4、假定有4个整数用8位补码分别表示：rl=FEH，r2=F2H，r3=90H，r4=F8H，若将运算结果存放在一个8位寄存器中，则下列运算会发生溢出的是（ ）。 A.rlxr4 B.r2xr3 C.rlxr4 D.r2xr4 5、加法器采用先行进位的根本目的是（ ）。 A.优化加法器的结构 B.快速传递进位信号 C.增强加法器的功能 D.以上都不是
6、在下面描述的PCI总线的基本概念中，不正确的表述是（ ）。
A.PCI总线支持即插即用
B.PCI总线可对传输信息进行奇偶校验 C.系统中允许有多条PCI总线 D.PCI设备一定是主设备
7、下列关于总线说法中，正确的是（ ） I.使用总线结构减少了信息传输量
II.使用总线的优点是数据信息和地址信息可以同时传送 III.使用总结结构可以提高信息的传输速度 IV.使用总线结构可以减少信息传输线的条数
A.I，II，III B.II，III，IV C.III，IV D.只有I
8、假定编译器对高级语言的某条语句可以编译生成两种不同的指令序列，A、B和C三类指令的CPl和执行两种不同序列所含的三类指令条数见下表。则以下结论错误的是（）。
I.序列一比序列二少l条指令 Ⅱ.序列一比序列二的执行速度快 Ⅲ.序列一的总时钟周期数比序列二多1个 Ⅳ.序列一的CPI比序列二的CPI大
A.I、ll B.1、Ⅲ C. ll、1V D.Ⅱ
9、假设基准程序A在某计算机上的运行时间为100s，其中90s为CPU时间，其余为/O时间。若CPU速度提高50%，V/O速度不变，则运行基准程序A所耗费的时间是（ ）。
A.55s B.60s C.65 s D.70s 10、下列部件中不属于执行部件的是（ ）。 A.控制器 B.存储器 C.运算器 D.外部设备
11、关于微指令操作控制字段的编码方法，下面叙述正确的是（ ）。 A.直接编码、字段间接编码法和字段直接编码法都不影响微指令的长度 B.一般情况下，直接编码的微指令位数最多 C.一般情况下，字段间接编码法的微指令位数最多 D.一般情况下，字段直接编码法的微指令位数最多 12、下列关于一地址指令的说法正确的是（ ）。 A.只有一个操作数
B.一定有两个操作数，其中一个是隐含的，完成功能（A）OP（ACC） C.如果有两个操作数，则两个操作数相同，完成功能（A）OP（A） D.可能有两个操作数，也可能只有一个操作数 13、执行操作的数据不可能来（ ）。
A.寄存器 B.指令本身 C.控制存储器 D.存储器 14、下列选项中，用于提高RAID可靠性的措施有（ ）。 I.磁盘镜像 II.条带化 III.奇偶校验 IV.增加Cache机制
A.仅I，II B.仅I，III C.仅I，III，IV D.仅II.、III，IV
15、传输一幅分辨率为640像素×480像素、65 536色的图片（采用无压缩方式），假设采用数据传输速度为56kbit/s，大约需要的时间是（ ）。 A.34.82s B.42.86s C.85.71s D.87.77s
二、填空题
16、一个定点数由_______和_______两部分组成。
17、由于存储器芯片的容量有限，所以往往需要在______和______两方面进行扩充才能满足实际需求。
18、数控机床是计算机在_______方面的应用，邮局把信件自动分练是在计算机_______方面的应用。
19、中断处理过程可以嵌套进行，_________的设备可以中断_________的中断服务程序。 20、字节多路通道可允许多个设备进行_______型操作，数据传送单位是_______
21、通道是一个特殊功能的______，它有自己的______专门负责数据输入输出的传输控制。 22、当今的CPU芯片除了包括定点运算器和控制器外，还包括_______、_______运算器和_______管理等部件。
23、不同机器有不同的________，RISC指令系统是________指令系统的改进。
24、总线仲裁部件通过采用________策略或________策略，选择其中一个主设备作为总线的下次，接管总线控制权。
25、存储器的技术指标有存储容量、存取时间、________和________、
三、名词解释题
26、应用软件：
27、中断：
28、寻址方式：
29、从设备：被主设备访问的设备。
四、简答题
30、什么是中断允许触发器？他有何作用？
31、什么是程序计数器PC？为什么要设置PC寄存器？
32、试比较同步控制、异步控制和联合控制的区别。
33、指令和数据均存放在内存中，计算机如何从时间和空间上区分它们是指令还是数据。
五、计算题
34、设有一个1MB容量的存储器，字长为32位，问：
1）若按字节编址，地址寄存器、数据寄存器各为几位？编址范围为多大？ 2）若按半字编址，地址寄存器、数据寄存器各为几位？编址范围为多大？ 3）若按字编址，地址寄存器、数据寄存器各为儿位？编址范围为多大？
35、设某机主存容量为16MB，Cache的容量为8KB，且按字节编址。每字块8个字，每字32位。设计一个4路组相联映射的Cache组织。
1）画出主存地址字段中各段的位数。
2）设Cache初态为空，CPU依次从主存0，1，2，…，99号单元中读出100个字（主存一次读出一个字），并重复此次序10次，问命中率是多少？
3）若Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？
4）系统的效率是多少？
36、某彩色图形显示器，屏幕分辨率为640像素×480像素，共有4色、l6色、256色和65536色4种显示模式。
1）试给出每个像素的颜色数m和每个像素所占用存储器的比特数n之间的关系。 2）显示缓冲存储器的容量是多少？
六、综合题
37、某计算机的主存地址空间大小为256MB，按字节编址。指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式。现有两个功能相同的程序A和B，其伪代码如下所示： 假定
int类型数据用32位补码表示，程序编译时，i、j、sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320（+进制）。请回答下列问题，要求说明理由或给出计算过程。
1）若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？
2）数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？
3）程序A和B的数据访问命中率各是多少？哪个程序的执行时间更短？
38、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问： 1）流水线的操作周期应设计为多少？
2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？
3）如果在硬件设计上加以改进，至少需要推迟多少时间？
39、图是从实时角度观察到的中断嵌段。试问：这个中断系统可实现几重中断？请分析图中的中断过程。
参考答案
一、选择题
1、B 2、C 3、D 4、B 5、B 6、D 7、D
8、D
9、D 10、A 11、B 12、D 13、C 14、B 15、D
二、填空题
16、符号位 数值域
17、存取时间 存储周期 存储器带宽
18、自动控制 人工智能 19、优先级高 优先级低 20、传输 字节 21、处理器 指令和程序 22、cache 浮点 存储 23、指令系统 CISC 24、优先级 公平 主方 25、存储周期 存储器带宽
三、名词解释题
26、应用软件：
完成应用功能的软件，专门为解决某个应用领域中的具体任务而编写。 27、中断：
是一种在发生了一个外部的事件时调用相应的处理程序的过程。 28、寻址方式：
对指令的地址码进行编码，以得到操作数在存储器中的地十的方式。 29、从设备：被主设备访问的设备。
四、简答题
30、答：中断允许触发器是CPU中断系统中的一个部件，他起着开关中断的作用（即中断总开关，则中断屏蔽触发器可视为中断的分开关）。
31、答：pc通常是一个存放指令地址的寄存器，它通常具有计数功能：在计算机中，程序中大多数指令是按执行的顺序存放在存储器中的，下一条指令的地址，就是上一条指令的地址加该指令的长度。所以设置pc可以简化指令地址的形成；
32、答：同步控制方式：任何一条指令或指令中任何一个微操作的执行都是事先确定的，并且都是受统基准时标的时序信号所控制的方式。异步控制方式：不存在基准时标信号，没有固定的周期节拍和严格的时钟同步，执行每条指令和每个操作需要多少时间就占用多少时间。联合控制方式：是前两者的相结合。对各种不同指令的微操作实行大部分统一，小部分区分对待的方法。
33、答：时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。从空间上讲，从内存读出的指令流流向控制器（指令寄存器）。从内存读出的数据流流向运算器（通用寄存器）。
五、计算题
34、解析：字长为32位，若按半字编址，则每个存储单元存放16位；若按字编址，则每个存储单元存放32位。
1）若按字节编址，1MB=220×8bit，地址寄存器为20位，数据寄存器为8位，编址范围为00000H~FFFFFH。
2）若按半字编址，1MB=20×8bit=219×16bit，地址寄存器为19位，数据寄存器为16位，编址范围为00000H~7FFFFH。
3）若按字编址，1MB=20×8bit=218×32bit，地址寄存器为18位，数据寄存器为32位，编址范围为00000H~3FFFFH。
归纳总结：主存容量确定后，编址单位越大，对应的存储单元数量就越少。因此，随着编址单位的变大，地址寄存器的位数减少，数据寄存器的位数增加。其实这个可以这么来理解，医院需要放置1000个床位，每个房间放的床位多了，需要的房间自然就少了。
35、解析：
1）主存地址字段如图所示。
2）由于Cache初态为空，因此CPU读0号单元时不命中，必须访存，同时将该字所在的主存块调入Cache（调入内存一定是一整块调入，而一块包括8个单元），接着CPU读1~7号单元均命中。同理，CPU读8，16，…，96号单元均不命中。可见，CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全部命中，命中率为
100×10−13
×100%=98.7%
100×103）设主存存储周期为5t，Cache的存储周期为t，没有Cache的访问时间是5t×l000，有Cache存储周期为t×（1000-13）+5t×13，则有Cache和无Cache相比，速度提高的倍数为
5𝑡×1000
−1=3.75
𝑡(1000−13)+5𝑡×13
4）系统的效率为
𝑡
×100%=95%
0.987𝑡+(1−0.987)×5𝑡
36、解析：
1）在图形方式中，每个屏幕上的像素都由存储器中的存储单元的若干比特指定其颜色。每个像素所占用的内存位数决定于能够用多少种颜色表示一个像素。表示每个像素的颜色数m和每个像素占用的存储器的比特数n之间的关系由下面的公式给出：
n=log2m
2）由于显示缓冲存储器的容量应按照最高灰度（65536色）设计，故容量
为640×480×（log265536）bit/8=614400B≈615KB
六、综合题
37、解析：1）Cache结构如下。
V … Tag Data 此处的行即为块（Block）。直接映射下，每块的Cache结构一般分为4个部分，其中，V：1位，表示所在的块是否有效。
…：表示用于Cache一致性维护和替换算法的控制位。 TAG：地址转换标记。
如果不计算“…”部分，则Cache的大小由V、Tag和Data（数据）3部分组成。在直接映射中，可以将地址分为如下3个部分：
Tag 快索引 块内 本题中，总的寻址位数为28位（228=256M）：块内位为6位（25-64），5~0位；块索引为3位（23=8），8~6位。因此，Tag=28-6-3=19位，即27~9位。
每行（块）的大小=V+Tag+数据=1+19+64×8位。 数据Cache有8行，总容量为（1+19+64×8）×8/8=532B。
2）由于数组在存储器中按行优先方式存放，因此每个数组元素占4B。数组首地址为320，因此可知：
a[0][31]在存储器中的地址为320+31×4=444=0001 10111100B
a[l][1]在存储器中的地址为320+（256+1）×4=1348=010101000100B按直接映射方式，地址分为3部分，块索引在地址的8~6位，因此两地址所对应的块索引分别为6（110B）、5（101B）。
3）数组a中每个数据只用了一次，如果程序没有命中，则从主存中读入一块，大小64B，相当于16个整数。对于程序A，如果是按行连续存放的，那么从主存读入一块到Cache（一次失配）后，随后的15次便都Cache命中，读一次管16次，因此命中率为
[（216-212）/216]×100%=93.75%
程序B随列访问数组a，由于Cache的容量太小，读入的数据块留不到下次用便又被替换，因此每次都失败，命中率为0%。
另一种算法是，由于数组a一行的数据量为1KB>64B，因此访问第0行时，每个元素都不命中，由于数组有256列，数据Cache仅有8行，故访问数组后续列元素仍然不命中，于是程序B的数据访问命中率为0%。
由于从Cache 读数据比从内存读数据快很多，因此程序A的执行时间更短。 分析：
1）V、Tag、Data是每个Cache块（行）的必要组成。为了提高效率或者实行替换算法，每个块还需要一些控制位，这些位根据不同的设计要求而定。
2）本题中计算两个数组元素的地址是关键。
3）命中率的计算是本问题的关键。注意数组访问与数组在内存中的存储方式，以及命中率的定义。
38、解析：
1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.
2）两条指令发生数据相关冲突的例子如下： ADD R1，R2，R3（R2）+（R3）→R1 （将寄存器R2和R3的内容相加存储到寄存器RI） SUB R4，R1，R5（R1）-（R5）→R4
（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4） 分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执
行情况见表。
ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆
（R1）。本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。
3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。
39、解析：该中断系统可以实现5重中断。中断优先级的顺序是，优先权1最高，而现行程序运行于最低优先权（不妨设优先权为6）。图7-21中出现了4重中断，其中断过程如下：现行程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务。到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求，暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直至T6时刻，返回优先权3的中断服务。到T7时刻，优先权1的中断源发出中断请求并被响应，到T8时刻优先权1中断服务完毕，返回优先权3的服务程序。到T10时刻优先权3中断服务结束，返回优先权4的中断服务。
到T11时刻优先权4的中断服务结束，最后返回现行程序。在图中，优先权3的中断服务程序被中断2次，而优先权5的中断请求没有发生。
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