电子测量技术 第４ｏ卷第８期 ２０１７年８月 ＥＬＥＣＴＲＯＮＩＣ ＭＥＡＳＵＲＥＭＥＮＴ ＴＥＣＨＮ０ＬＯＧＹ 基于ＦＰＧＡ的多通道大容量ＦＩＦＯ设计 徐洋洋 （连云港杰瑞电子公司连云港２２２００６） 摘要：提出了一种基于ＦＰＧＡ的多通道大容量ＦＩＦＯ设计方案。在高速数据采集板卡中，高速大容量ＦＩＦＯ决定了 数据采集的深度与速度。为了满足高速数据采集板卡ＦＩＦＯ速度高、容量大以及体积小的要求，采用ＳＤＲＡＭ与 ＦＰＧＡ联合设计的方案。取ＳＤＲＡＭ价格低、存储空间大、速度快的特点，同时利用ＦＰＧＡ解决ＳＤＲＡＭ接口控制逻 辑复杂的问题，将存储空间封装为ＦＩＦＯ接口。完成了ＳＤＲＡＭ状态控制器、ＦＩＦＯ地址管理器以及ＦＩＦＯ逻辑接口的 设计与实现。在Ｍｏｄｅｌｓｉｍ平台上完成了基于Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇ公司ＳＤＲＡＭ模型的数据读写仿真。最后，在一块 ＰＸＩ板卡上完成了实物测试，分析了时钟频率、延时参数以及读写速率对误码率的影响，并给出调整方案。实现了８ 路１６ Ｍ存储深度１６ ｂｉｔｓ位宽异步双口ＦＩＦＯ，读写速度可达１２８ Ｍｂｐｓ，为高速数据采集系统提供可靠的数据存储 平台。 关键词：ｓＤＲＡＭ；ＦＰＧＡ；ＦＩＦＯ；ＰＸＩ；高速采集系统 中图分类号：ＴＮ７９ １ 文献标识码：Ａ 国家标准学科分类代码：５１０．４０３０ Ｄｅｓｉｇｎ ｏｆ ｍｕｌｔｉ—ｃｈａｎｎｅｌ ＦＩＦＯ ｗｉｔｈ ｍａｓｓ ｓｔｏｒａｇｅ ｆａｃｉｌｉｔｙ ｂａｓｅｄ ｏｎ ＦＰＧＡ Ｘｕ Ｙａｎｇｙａｎｇ （Ｌｉａｎｙｕｎｇａｎｇ ＪＡＲＩ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｉ ｔｄ Ｉｎｓｔｉｔｕｔｅ，Ｉ ｉａｎｙｕｎｇａｎｇ ２２２００６，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：ｐｒｏｐｏｓｅｄ ａ ｍｅｔｈｏｄ ｏｆ Ｍｕｌｔｉ—ｃｈａｎｎｅｌ ＦＩＦＯ ｗｉｔｈ ｍａｓｓ ｓｔｏｒａｇｅ ｆａｃｉｌｉｔｙ ｂａｓｅｄ ｏｎ ＦＰＧＡ．Ｉｎ ｔｈｅ ｈｉｇｈ—ｓｐｅｅｄ ｓａｍｐｌｅ ｂｏａｒｄ，ｔｈｅ ｓｐｅｅｄ ａｎｄ ｃａｐａｂｉｌｉｔｙ ｏｆ ｔｈｅ ｓｙｓｔｅｍ ｄｅｐｅｎｄ Ｏｉｌ ｔｈｅ ＦＩＦＯ．Ｉｎ ｏｒｄｅｒ ｔＯ ｆｕｌｆｉｌ ｈｉｇｈ—ｓｐｅｅｄ ｓａｍｐｌｅ ｂｏａｒｄ ｒｅｑｕｉｒｅｍｅｎｔｓ ｈｉｇｈ—ｓｐｅｅｄ，ｈｕｇｅ ｆａｃｉｌｉｔｙ ａｎｄ ｌｉｔｔｌｅ ｖｏｌｕｍｅ，ｓｌｅｃｔｅｄ ＳＤＲＡＭ ａｎｄ ＦＰＧＡ ｔＯ ａｃｃｏｍｐｌｉｓｈ．Ｔｈｅ ＳＤＲＡＭ ｈａｓ ｈｉｇｈ—ｓｐｅｅｄ，ｈｕｇｅ ｃａｐａｂｉｌｉｔｙ ａｎｄ ｌｏｗ—ｃｏｓｔ ｂｕｔ ｃｏｍｐｌｅｘ．Ｔａｋｉｎｇ ｔｈｅ ａｄｖａｎｔａｇｅ ｏｆ ＦＰＧＡ ｔＯ ｍａｋｅ ｕｐ ｔｈｅ ｃｏｍｐｌｅｘｉｔｙ ｏｆ ＳＤＲＡＭ．，ｕｓｅ ｔｈｅ ＦＰＧＡ ｔＯ ｍａｋｅ ｔｈｅ ｌｏｇｉｃ ｏｆ ｔｈｅ ＦＩＦＯ，ａｃｃｏｍｐｌｉｓｈｅｄ ｔｈｅ ＳＤＲＡＭ ｓｔａｔｅ ｃｏｎｔｒｏｌｌｅｒ ＦＩＦＯ ａｄｄｒｅｓｓ ｍａｎａｇｅｍｅｎｔ ａｎｄ ＦＩＦＯ Ｉｎｔｅｒｆａｃｅ ｌｏｇｉｃ．Ｔｈｅｎ ａｃｃｏｍｐｌｉｓｈ ｓｉｍｕｌａｔｉｏｎ ｏｎ ｔｈｅ Ｍｏｄｅｌｓｉｍ ｗｉｔｈ ａ ＳＤＲＡＭ ｍｏｄｅ１ ｄｅｓｉｇｎｅｄ ｂｙ Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇ．Ａｔ ｌａｓｔ，ａｐｐｌｙｉｎｇ ｔｈｉｓ ｍｅｔｈｏｄ ｏｎ ａ ＰＸＩ ｂｏａｒｄ．Ａｎａｌｙｓｅｄ ｔｈｅ ｉｎｆｌｕｅｎｃｅ ｏｆ ｃｌｏｃｋ ｆｒｅｑｕｅｎｃｙ，ｄｅｌａｙ ｐａｒａｍｅｔｅｒ ａｎｄ ｒｅａｄ—ｗｒｉｔｅ Ｆｒｅｑｕｅｎｃｙ ｔｏ Ｂｉｔ Ｅｒｒｏｒ，ｔｈｅｎ ｇｉｖｅｄ ｔｈｅ ｒｅｃｔｉｆｙ ｓｏｌｕｔｉｏｎ．Ｒｅａｌｉｚｅｄ ｅｉｇｈｔ ｃｈａｎｎｅｌ ＦＩＦＯ ｗｉｔｈ １ ６ Ｍ ｓｔｏｒａｇｅ ｄｅｅｐ，ａｓｙｎｃｈｒｏｎｏｕｓ ｄｕａｌ—ｐｏｒｔ，１６ ｂｉｔｓ ｗｉｄｅ ａｎｄ ａ ｓｐｅｅｄ ｏｆ １２８ Ｍｂｐｓ．Ｐｒｏｖｉｄｉｎｇ ａ ｒｅｌｉａｂｌｅ ｄａｔａ ｓｔｏｒａｇｅ ｐｌａｔｆｏｒｍ ｆｏｒ ｔｈｅ ｈｉｇｈ ｓｐｅｅｄ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍ． Ｋｅｙｗｏｒｄｓ：ＳＤＲＡＭ；ＦＰＧＡ；ＦＩＦ０；ＰＸＩ；ｈｉｇｈ－ｓｐｅｅｄ ｓａｍｐｌｅ ｓｙｓｔｅｍ ０ 引 言 ２ ＧＳａ／ｓ ］。另外一般数据采集系统与数据处理系统属于 两个时钟域。因此数据存储系统需要同时具备高速输入接 口以及低速输出接口，同时要满足不同时钟域的设计。 当前高速的数据存储方案有Ｆｌａｓｈ、高速ＦＩＦＯ、ＩＤＥ硬 高速数据采集系统广泛的应用于雷达、虚拟仪器、示波 器、图像处理设备中 ］。高速数据采集系统一般有采集系 统、存储系统、数据处理系统 ］。其中采集系统完成短时间 的高速数据采集；存储系统完成与采集系统相匹配的高速 盘以及ＳＤＲＡＭ等［５］。其中Ｆｌａｓｈ存储空间大，可以长久 保存。例如三星公司的Ｋ９Ｋ８Ｇ０８ＵＯＭ具有８ Ｇ的存储空 间，接口速度可以达到４０ ＭＨｚｌ６］，其缺点为每次数据写入 存储，以及与数据处理系统相匹配的低速输出；数据处理系 统完成后续的数据处理口 。采集系统数据采集特点为时间 短、速度高。目前ＮＩ最新的高速数据采集卡是ＰＸＩ一５１５４ 数字化仪／示波器，具有双通道最大同步实时采样率 收稿日期：２Ｏ１６—１１ 前需要执行擦除操作。擦除的周期为２０ ｍｓ，因此总写入 时间会较长。高速ＦＩＦＯ特点是写入速度快、双口异步 ＦＩＦＯ内部集成了异步处理机制，能够很好的完成跨时钟 ・ ｌ９３ ・ 第４０卷 电 子 测 量技术 域高速数据处理。其缺点是价格昂贵、同时存储空间小于 １００ Ｍ，不适合高速数据采集系统使用。１ＤＥ硬盘具有非 １架构设计 ＳＤＲＡＭ与ＦＰＧＡ联合设计的重点为ＳＤＲＡＭ控制 常丰富的存储资源，很高的存储速度，但体积巨大无法满足 板卡的体积要求。 器以及ＦＩＦＯ接口电路。整体结构框图，如图１所示。主 要模块包括ＦＩＦＯ接口逻辑、输入输出缓存ＦＩＦ（）、ｓＤＲＡＭ 状态控制器、ＦＩＦＯ地址管理器、ＳＤＲＡＭ数据控制器和 ＳＤＲＡＭ体积小、存储空间大，缺点是控制逻辑复杂。 针对高速采集系统多采用ＦＰＧＡ做采集逻辑控制，利用 ＦＰＧＡ强大的逻辑处理功能，在不增加硬件成本和板卡空 间的情况下可以很好地解决ＳＤＲＡＭ控制逻辑复杂的 缺点。 ＳＤＲＡＭ指令控制器。其中输入输出缓存ＦＩＦＯ主要完成 数据的缓存ｉＳＤＲＡＭ数据控制器与ＳＤＲＡＭ指令控制器 借鉴Ａｌｔｒａ官网设计。其他模块设计原理如图１所示。 ＦＰＧＡ 一通道１空标志 数据 Ｉ通道１出人数据 通道ｌ输出数 通道１读请求一 ） 输出缓存ＦＩＦＯ 一 数据写请求数据 通道写请求： 通道１时钟： 数据 数据读清求 输人缓俘ＦＩＦＯ 数据 ＳＤＲＡＭ 数据控制器 Ｄａｌａｉ１５：０】 ＦＩＦＯ接Ｌ］逻辑 ＳＤＲＡＭ数据写响应 ＋ 卜＼ Ｄａｌａｉ１５：０】 ＳＤＲＡＭ数据读响应 ●—— ●■ ＳＤＲＡＭ ＳＤＲＡＭ 状态控制器 一工作状态 初始状态 Ａｄｄｒ 卜＼ Ａｄｄｒ Ｉ通道８出人数据 （通道８输出数据 通道８读请求 通道８ 割示志 ｓＤＲＡＭ数据写十 ｔ 器 读１ 『１ 指令控制器 ＳＤＲＡＭ ＣＳ 一 ＣＳ ＲＡＳ ＣＡＳ ＲＡＳ ＣＡＳ ＷＥ ＷＥ 通道８写请求二 通道８０￣钟二 一ＦＩＦＯ状态 各通道空标 ＦＩＦＯ地址管理器 地址 ＢＡ Ｄｑｍ ＣＫＥ ＢＡ Ｄｑｍ ＣＫＥ 图１整体结构 １．１ ＳＤＲＡＭ状态控制器设计 ＳＤＲＡＭ中文全称为同步动态随机存储器，是一种大容 始、写数据和写等待。刷新状态包含的状态有初始状态、 刷新等待状态。综上，所有工作状态包括，初始状态 （ＩＤＬＥ）、行有效（ＡｃＴＩＶＥ）、行等待（ＴＲＣＤ）、读初始 （ＲＥＡＤ）、读潜伏（ＣＬ）、读数据（ＲＤ）、读等待（ＲＷＡＩＴ）、写 量高速数据存取器件。为了达到高速、高集成度，ＳＤＲＡＭ 内置逻辑控制单元，用来解读外围指令完成数据存取功能。 同时完成定时刷新工作，例如ｍｉｃｒｏｎ公司的 ＭＴ４８ＬＣ１６Ｍ１６Ａ２在每间隔６４ ｍｓ就需要刷新一次，刷新 时间为７．８１３ ｓ ；为了节约引脚，其行地址与列地址共用 初始（ｗＲＩＴＥ）、写数据（ＷＲ）、写等待（ＲｗＡＩＴ）、自刷新 （ＡＲ）、自刷新等待（ＴＲＦＣ）。设计ＳＤＲＡＭ状态机如图３ 所示。对于读写冲突的状态，设定为写优先。当读请求、 写请求同时发生时，输入ＡＷＲ为Ｏ１１，此时状态机在行等 待（ＴＲＣＤ）会跳转到写初始（ＷＲ１ＴＥ），从而优先处理写操 总线。这些状态的转换控制都需要按照既定的状态进行 ］。 因此设计了ＳＤＲＡＭ状态控制器完成ＳＤＲＡＭ状态控制。 ＳＤＲＡＭ上电后应当首先进行自刷新之后进入工作状态。 作。状态的转移除了图中标示的ＡＲＷ ３个输入信号以外 还有计时器信号，当计时器信号满足设计要求时，状态自 动进行转移。 １．２ ＦＩＦＯ地址管理器设计 ＦＩＦＯ地址管理根据ＳＤＲＡＭ状态控制器的读写响应 因此设计了两个状态机分别为自刷新状态机、工作状态机。 自刷新状态需要完成上电等待２００ ｍｓ以及８次自刷 新，之后ＳＤＲＡＭ就会进人工作状态，自刷新状态机如图２ 所示。 自刷新完成后ＳＤＲＡＭ进入工作状态。工作状态包 括空闲状态、读状态、写状态以及刷新状态几种。其中读 信号以及ＦＩＦＯ接口逻辑模块的状态以及读写信号完成８ 个通道的地址管理。内部将ＳＤＲＡＭ分为８个相互独立 的地址块，每个地址块具有独立的写入地址寄存器、读出 状态包含的状态有行有效、行等待、读初始、读潜伏、读数 据和读等待。写状态包含的状态有行有效、行等待、写初 地址寄存器。根据ＦＩＦＯ状态判断当读写的通道数，同时 徐洋洋：基于ＦＰＧＡ的多通道大容量ＦＩＦＯ设计 上电等待 ２００ ｈｉＳ 第８期 第１次自动 刷新完成 第２次自动 刷新完成 第３次自动 刷新完成 图２ 自刷新状态机 自刷新清求； ＳＤＲＡＭ－￣请求 ｓＤＲＡＭ读请求 图３工作状态状态机 更改响应的地址。并对ＳＤＲＡＭ控制器发出读写指令。 其中写入寄存器数值计算公式如下： ＷＲ—ｉｆ ＷＲＲＤ ａｄｄｒ ＋１十１（（ｗ尺ＷＲ ｄ ａｄｄ ｒ 一ＲＤ ａｄｄｒ ） ＞ＲＤ ） ’ ａｄｄｒ ＝ＷＲａｄｄｒ ＋１ —（１） 每当写入数据是更改写入地址寄存器，进行式（１）、 其中ＷＲ—ａｄｄｒ为写人地址寄存器数据，数据格式为无符 号数；ｉ表示通道标志，为１，２，３，…，８；ＲＤ—ａｄｄｒ为读出地 址寄存器。 （２）的计算。考虑到数据溢出问题，当数据写入写满整个 存储空间时，地址寄存器会由最大值变为零，因此存在写 入地址寄存器小于或者等于读出地址寄存器的情况。当 读出寄存器数值计算公式如下： ＲＤ ａｄｄｒ 写入寄存器等于读出寄存器时，表示当前ＦＩＦＯ已经溢出， 此时应当将ＲＤ—ａｄｄｒ数据加一。这样就保证了ＦＩＦＯ可 ・ １９５ ・ 第４Ｏ卷 以无限存储．且存储数据为最新。 １．３ ＦＩＦＯ接口逻辑 电 子 测 量技 术 对于渎速率＿彳ｒ盘ｕ下公式 ＦＩＦ（）接口逻辑使用状态机控制，每个ＦＩＦ（）通道的 溃、写分别占用一个状态，空闲状态占用一个状态．共１ ７ 个状态。只有当前状态为空闲状态时每个通道可以一亍用 ＳＤＲＡＭ渎写权。为了防止数据溢出造成数据丢失．同时 充分利用ＳＩ）ＲＡＭ突发读写页的特点．每个通道设置了一 ｔ ＋ｔ ｄ＋ｄ＋ｔ 等ｔｄｊ广ｄ ｔ＋…＋ｄ ｌ吲ｚ ’～ ｔ （４） 其中ｔ．，为读潜伏周期，此处为３；， 为突发读周期．此处 为５１２；，…，为写入等待周期，此处为３；由此计算得到： ， ＝１０．３１ ＭＨＺ。 个一页大小和缓仔ＦＩＦ（）。 为防止数据阻塞，需要对８个通道同时写入数据的最 坏情况进行数据流量分析。有如下公式： 考虑到时钟偏斜。以及数据处理余量此处没计ＦＩＦ（） 输入输出频率．／ 为８ ＭＨｚ。 ２仿真测试 ｔ —，．ｗ—十ｔ —卜ｆ… —ｒ＇ｆＷ十ｔ…“—十一ｆ ［阜 ．５１２ （ ） 仿真环境为Ｍｏｄｅｌｓｉｍ ｓｅ ６．５ｇ。仿真器件为库文件为 Ａｈｅｒａ公司的ａｌｔｅｒａ—ｍｆ、２２０ｍｏｄｅｌ、ｃｙｃ３一ａｌｏｎｌｓ等 。工 程设计使用ｃｙｃｌｏｎｅｉｉｉ系列芯片。ＳＤＲＡＭ模型使用 Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇ公司ＳＤＲＡＭ ＢＵＳ Ｆｕｃｔｉｏｎａｌ模型 版 以Ｍ１、４８Ｉ Ｃ１６Ｍ１ ６Ａ２为例．以上参数除最高写入频率 ／ 为汁箅值外其他均为芯片参数或设计参数。其中丁 为 为ＳＤＲＡＭ刷新周期６４ ｎｌＳ；， 为自刷新需要周期．此处 为１０ ｎｓ；， ．为自刷新等待周期．此处为７．８２１／，ｓ；＿／ ＳＤＲＡＭ设计频率．此处为１００ ＭＨｚ，ｔ 为行有效周期． 本为Ｖ２．２．写入并读出突发长度为８，写入时钟为８ ＭＨｚ 时得到如图４所示波形。图中Ａ为ＳＤＲＡＭ数据引脚．Ｂ 为ＳＤＲＡＭ状态控制器的状态变量。通过仿真可以看到 设计达到了预定要求。同时在此处还进行＿ｒ写入与读出 频率为１０ ＭＨｚ的压力测试，数据并无溢出错误现象，说明 在仿真环境下系统设计完全能够达到设计预期。 此处为１：， 为行等待周期，此处为ｌ；ｔ ＂，为突发写周期． 此处为５１２；ｔ一 ，为写入等待周期，此处为３；ｔ 为初始状 态周期．此处为１；由此计算得到＿， … 一１２．３５ ＭＨｚ。同理 ４ ＳＤＲＡＭ读写仿真波形 ３ 实物验证 实际使用中．由于ＰＣＢ布线延时的影响。ＳＤＲＡＭ的 读写情况会与仿真有所不同。主要足由ＰＣＢ布线导致数 据线、时钟线有一定的延时造成，因此实际应用中需要重 新调试一套适合ＰＣＢ的设计参数。这里完成了一块基于 ＰＸＩ的测试板。其框架如图５所示。 测试中由外部提供１６ ｂｉｔ数字量，从０×００００到０× ｆｆｆｆ依次写入到ＳＤＲＡＭ中．然后再通过ＦＰＧＡ将写入的 数据读出并通过ＰＸＩ桥路芯片发送给上位机。通过上位 机软件对数据进行分析，并记录每６５ ５３６个数字中误码的 个数。分别调整数据ＳＤＲＡＭ主时钟延时参数ｃｌｋｄｌ、数 图５ ＰＸＩ测试版框图 据读写频率 厂 ＳＤＲＡＭ主时钟频率＿， 得到表１。分 主时钟频率会改变数据的采样以及保持时间，进而调整数 据正确率。 析表１发现，调整ＳＤＲＡＭ主时钟延时参数、改变ＳＤＲＡＭ ・ 】９６ ・ 徐洋洋：基于ＦＰＧＡ的多通道大容量ＦＩＦＯ设计 表１参数分析 外电子测量技术，２００９，２８（１）：１２—１３． 第８期 ［４］ 徐洋洋，高文政，徐大林．基于ＤＳＰ的旋转变压器解 算系统设计［Ｊ］．电子测量技术，２０１５，３８（１）：５４ ５８． ［５］ 李冰洋，贾银亮，张峰，等．基于ＦＰＧＡ的机载综合 显示系统的设计与实现［Ｊ］．电子测量技术，２０１６， ３９（２）：７６—７９． ［６］ 陈瑞斌，唐惠玲，徐虎，等．基于ＦＰＧＡ的页快速命 同时也可以看到如果ＳＤＲＡＭ时钟频率过低则会导致数 据溢出使误码大幅增加。因此在工程中应当严格的约束 ＳＤＲＡＭ时钟、数据以及控制引脚的长度，增加设计可靠性。 中的ＳＤＲＡＭ控制器的设计［Ｊ］．现代电子技术， ２０１５（１３）：６３－６６． ［７］ 王飞．基于ＦＰＧＡ的全数字化峰值时刻检测技 术［Ｊ］．电子测量与仪器学报，２０１５（６）：９１４—９１９． ［８］ 汪伟，徐科军，方敏，等．一种气体超声波流量计信 号处理方法研究［Ｊ］．电子测量与仪器学报，２０１５， ２９（９）：１３６５－１３７３． ４ 结 论 本文设计了一种基于ＦＰＧＡ的多通道大容量ＦＩＦＯ。 给出了ＳＤＲＡＭ控制器的状态分析，同时给出了多通道 ＦＩＦＯ的地址分配方法以及地址防溢出算法。实现了８路 互不耦合的高速大容量ＦＩＦＯ。在高速数据采集板卡领域 具有十分广泛的应用前景。 ［９］ 邓翔宇．修正非线性误差的宽量程多电桥电阻测量电 路设计［Ｊ］．电子测量与仪器学报，２０１６（９）： １４１８—１４２４． ，１１０］ 美国国家仪器．运用示波器和使用者可设定的 参考文献 ［１］ 张磊，贺强民，包斌．一种用于筛选高可靠性ＦＰＧＡ ＦＰＧＡ提高测量质量与速度［Ｊ］．国外电子测量技 术，２０１５，３４（６）：１－４． 的硬件测试电路［Ｊ］．电子测量技术，２０１５，３８（２）： ６８—７３． 作者简介 徐洋洋，１９８９年出生，工学硕士，工程师，主要研究方 向为数据处理、轴角解算算法研究等。 Ｅ—ｍａｉｌ：ｓａｎｓｈｕｉｙｕ＠ＣＳＨ．ｅｄｕ．ｃｎ Ｉ－２］ 胡亚平．ＦＰＧＡ与ＣＰＵ高速接口的实现口］．国外电 子测量技术，２０１３，３２（４）：６６—６８． ［３］ 汪铁华．浅谈电子测量技术和仪器的重要性Ｉ－Ｊ］．国 （上接第１９２页） 参考文献 ［１］ 赵锐，钟榜，朱祖礼，等．室内定位技术及应用综 述［Ｊ］．电子科技，２０１４，２７（３）：１５４—１５７． ［２］ＤＯＮＧ Ｒ，ＱＵＡＮ Ｒ，ＨＯＵ Ｆ，ｅｔ ａ１．Ｎｅｗ ｒｅｓｅａｒｃｈ ｔｒｅｎｄｓ ｏｎ ｈｉｇｈ—ｐｒｅｃｉｓｉｏｎ ｔｉｍｅ ｔｒａｎｓｆｅｒ ｔｅｃｈｎｏｌｏｇｙ［Ｊ］． Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ，２０１５（４）． Ｅ８］ 胡泮，杨鹏，史旺旺，等．基于ＷＳＮ的低功耗水稻土 壤水分监测系统［Ｊ］．农机化研究，２０１５（１）： １ＯＯ一１０４． １－９］ 阳熊．基于超宽带的定位技术研究与应用［Ｄ］．成 都：电子科技大学，２０１５． ［１Ｏ］梁旭，刘才慧．基于混合粒子群算法的在线检测路径 规划［Ｊ］．国外电子测量技术，２０１５，３４（１２）：３０—３４． ［１１］陈漠．用于最优化问题的改进粒子群优化算法研 究［Ｄ］．长春：吉林大学，２０１５． －Ｉ３］ＬＩＮ Ｃ．Ａｐｐｌｉｃａｔｉｏｎ ｏｆ ＳＤＳ－ＴＷＲ ｔｅｃｈｎｏｌｏｇｙ ｉｎ ｃｏａｌ ｍｉｎｅ ｐｅｒｓｏｎｎｅｌ ｐｏｓｉｔｉｏｎｉｎｇ ｓｙｓｔｅｍ［Ｊ］．Ｉｎｄｕｓｔｒｙ＆ Ｍｉｎｅ Ａｕｔｏｍａｔｉｏｎ，２０１５． 作者简介 赵强，工学硕士，主要从事无线传感器网络的研究。 Ｅ—ｍａｉｌ：ｚｈａｏｑｉａｎｇｎｕａａ＠ｙｅａｈ．ｎｅｔ ［４］ 李奇越，吴忠，黎洁，等．基于改进卡尔曼滤波的 ＮＬＯＳ误差消除算法Ｉ－Ｊ］．电子测量与仪器学报， ２ｏ１５，２９（１０）：１５１３－１５１９． Ｉ－５］ 贺晶晶，姜平，冯晓荣．基于ＵＷＢ的无人运输车的 导航定位算法研究［Ｊ］．电子测量与仪器学报，２０１６， ３０（１１）：１７４３—１７４９． 王敬东，副教授，主要从事无线传感器网络、图像处理 技术研究。 Ｅ—ｍａｉｌ：ｗｊｄ１２９１＠ｎｕａａ．ｅｄｕ．ｃｎ ［６］ 王沁，何杰，张前雄，等．测距误差分级的室内ＴＯＡ 刘云霄，工学硕士，主要从事无线传感器网络研究。 Ｅ—ｍａｉｌ：ｌｉｕｘｉａｎｓｈｅｎｇ９９９＠ｆｏｘｍａｉｌ．ｃｏｍ 定位算法［Ｊ］．仪器仪表学报，２０１１，３２（１２）： ２８５ １－２８５６． 杨秀梓，工学硕士，主要从事无线传感器网络研究。 Ｅ—ｍａｉｌ：ｘｉｕｚｉｙａｎｇ＠１２６．ｃｏｍ ｔ－７］ 郑学理，付敬奇．基于ＰＤＲ和ＲＳＳＩ的室内定位算法 研究［Ｊ］．仪器仪表学报，２０１５，３６（５）：１１７７—１１８５．