维普资讯 http://www.cqvip.com 第４８卷第３期 ２００８年３月 奶讥技 Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏ１．４８ Ｎｏ．３ Ｍａｒ．２ｏｏ８ 文章编号：１００１—８９３Ｘ（２００８）０３—００８２—０４ 高码率自适应Ｔｕｒｂｏ编译码器的设计与ＦＰＧＡ实现 黄懿 ，周兴建２，余金权２，阎鸿森 （１．西安交通大学信息与通信工程系，西安７１００４９；２．中国西南电子技术研究所，成都６１００３６） 摘要：提出了一种高码率自适应Ｔｕｒｂｏ编译码器的ＦＰＧＡ实现方案。在编码模块中采用特定参数 的分组螺旋对称交织器，使编码器能通过删余构造高码率，且能通过相同的结尾比特使两个分量编 码器的寄存器状态均归零。在ＳＯＶＡ译码模块中，各状态下路径的累积度量值的并行计算和可靠性 值的并行更新使译码速度大大提高。仿真结果表明，该高码率自适应编译码器有良好的误码性能和 较高的实用价值。 中图分类号：ＴＮ９１１．２２ ， 文献标识码：Ａ 关键词：Ｔｕｒｂｏ码；ＳＯＶＡ算法；分组螺旋对称交织器；删余；ＦＰＧＡ Ｄｅｓｉｇｎ ａｎｄ ＦＰＧＡ Ｒｅａｌｉｚａｔｉｏｎ ｏｆ Ｈｉｇｈ Ｃｏｄｅ—ｒａｔｅ Ａｄａｐｔｉｖｅ Ｔｕｒｂｏ Ｅｎｃｏｄｅｒ ａｎｄ Ｄｅｃｏｄｅｒ ＨＵＡＮＧ Ｙｉ ，ＺＨＯＵ －ｆｉａｎ ， Ｊｉｎ—ｑｕａｎ ， ⅣＨｏｎｇ—ｓｅｎ （１．Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ， Ｘｉ’ａｌｌ Ｊｉａｏｔｏｎｇ Ｕｎｉｖｅｒｓｉｔｙ，Ｘｉ’ａｎ ７１００４９，Ｃｈｉｎａ； ２．Ｓｏｕｔｈｗｅｓｔ Ｃｈｉｎａ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｔｅｃｈｎｏｌｏｇｙ，Ｃｈｅｎｇｄｕ ６１００３６，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ａ ｎｅｗ ＦＰＧＡ ｒｅａｌｉｚａｔｉｏｎ ｓｃｈｅｍｅ ｆｏｒ ｈｉｇｈ ｃｏｄｅ—ｒａｔｅ ａｄａｐｔｉｖｅ Ｔｕｒｂｏ ｅｎｃｏｄｅｒ／ｄｅｃｏｄｅｒ ｉｓ ｐｒｏ— ｐｏｓｅｄ．Ｉｎ ｅｎｃｏｄｉｎｇ ｍｏｄｕｌｅ，ｔｈｅ ｂｌｏｃｋ ｈｅｌｉｘ ｓｙｍｍｅｔｉｃ ｉｎｔｅｒｌｅａｖｅｒ ｗｉｔｒｈ ｓｐｅｃｉｉｃ ｐａｒａｍｅｔｅｒｆｓ ｗａｓ ｕｓｅｄ ｔｏ ｃｏｎｓｔｒｕｃｔ ｈｉ ｇｈ ｃｏｄｅ—ｒａｔｅ ｂｙ ｐｕｎｃｔｕｒｉｎｇ ａｎｄ ｉｎｓｕｒｅ ｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｂｏｔｈ ｅｎｃｏｄｅｒｓ ｂｙ ａｐｐｅｎｄｉｎｇ ｔｈｅ ｓａｍｅ ｓｅｔ ｏｆ ｂｉｔｓ．Ｉｎ ＳＯＶＡ ｄｅｃｏｄｉｎｇ ｍｏｄｕｌｅ，ｐａｒａｌｌｅｌ ｃｏｍｐｕｔａｔｉｏｎ ｆｏｒ ｔｈｅ ｃｕｍｕｌａｔｉｖｅ ｍｅｔｒｉｃ ｖａｌｕｅｓ ｏｆ ｔｗｏ ｃａｎｄｉｄａｔｅ ｐａｔｈｓ ａｔ ｅａｃｈ ｓｔａｔｅ ａｎｄ ｐａｒａｌｌｅｌ ｕｐｄａｔｅ ｏｒｆ ｈｅ ｒｔｅｌｉａｂｉｌｉｔｙ ｖａｌｕｅｓ ｉｍｐｒｏｖｅ ｔｈｅ ｄｅｃｏｄｉｎｇ ｓｐｅｅｄ．Ｔｈｅ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ ｔｈｅ ｈｉｓｈ ｃｏｄｅ—－ｒａｔｅ ａｄａｐｔｉｖｅ ｅｎｃｏｄｅ￣ｄｅｃｏｄｅｒ ｈａｓ ｇｏｏｄ ＢＥＲ ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｃａｌｌ ｂｅ ｐｕｔ ｉｎｔｏ ｐｒａｃｔｉｃａｌ ｕｓｅ． Ｋｅｙ ｗｏｒｄｓ：Ｔｕｒｂｏ ｃｏｄｅ；ＳＯＶＡ（ｓｏｆｔ ｏｕｔｐｕｔ ｖｉｔｅｒｂｉ ａｌｇｏｒｉｈｔｍ）；ｂｌｏｃｋ ｈｅｌｉｘ ｓｙｍｍｅｔｒｉｃ ｉｎｔｅｒｌｅａｖｅｒ；ｐｕｎｃｔｕ— ｉｎｇ：ＦＰＧＡ ｒ１９９３年ＩＣＣ国际会议上提出的Ｔｕｒｂｏ码，其纠 错性能逼近香农提出的有噪信道编码定理中的纠错 码性能极限［１】。Ｔｕｒｏ码的优良性能很快引起了编 ｂ码界的高度重视，关于其原理、性能等各方面的研究 都取得了不同程度的进展。近年来，Ｔｕｒｂｏ码在各 通信应用领域也有很大发展。本文所实现的高码率 自适应编码器可构造不同码率与信道条件匹配，充 １ 高码率自适应编码器的设计与实现 自适应编码器的结构如图１所示。与经典编码 器结构不同，自适应编码器外部增加了一个信道估 计值的输入端口。信道估计值经过码率选择器得到 码率选择使能信号。由于采用不同的码率，复接时 进行并串转换所需的输出时钟也不同，故需通过时 钟管理器得到删余复接器所需的时钟。删余复接器 分利用信道带宽；译码器能在保证良好误码性能的 基础上通过并行算法实现高速译码。 ｝收稿日期：２００７—０９—２０；修回日期：２００８—０ｌ—ｌ５ ・８２・ 维普资讯 http://www.cqvip.com
第４８卷第３期 ２００８年３月 内部有几个能构造不同码率的删余矩阵，可根据码 率选择使能信号灵活地选择对应的删余矩阵。 删 ————１器１ ｌ 余 复 — 接 器 笪 笪 ． 瓯 ｆ ． 日 ． 图１ 自适应编码器的结构 分量编码器采用（３７，２１）ＲＳＣ编码（递归系统卷积码）， 反馈多项式为本原多项式（为配合交织器实现双归零特 性）。分量编码器的结构如图２所示。叫∞ 蓥 咖 ∞ （３７，２１）ＲＳＣ编码器的结构 ５ ｜Ｃ Ｃ¨ 图３ （３７，２１）ＲＳＣ编码器的状态转移格图 编码器的状态转移格图及相应的编码输出如图 ３所示。图中．ｓ０、．ｓ 、．ｓ：、．ｓ３分别对应 、Ｄ 、Ｄ２、Ｄ３ 的状态，ｃ柚、 分别为输入０、１时的编码输出，实线 表示输入为０，虚线表示输入为１。因为是递归系统 卷积码，故编码器状态归零不能简单通过在输入序 列末尾添加４个０比特来实现。如果 代表需添 加的结尾比特，则在ＦＰＧＡ中可用下式计算ｄ ： ｄ ≤Ｓ０ ｘｏｒ Ｓ１ ｘｏｒ Ｓ２ ｘｏｒ Ｓ３ （１） 在ＦＰＧＡ里分量编码器的主要功能可由１个４ ｂｉｔ寄存器和５个异或门来实现，此外还需要一些寄 存器、计数器、比较器和触发器等来完成时间同步及 输入输出地址的存放和索引等辅助功能。 Ｖｏ１．４８ Ｎｏ．３ Ｍａｒ．２００８ Ｔｕｒｂｏ码中交织器可以减小校验比特之间 的相关性，在迭代译码过程中降低误码率。故交织 器的选择很重要。设计中采用分组螺旋对称交织 ２ ∞∞∞∞ ∞ ｎ叭叭ｕ ∞∞ 叭叭叭叭ｎ ｎ¨ｎ 叭叭ｕ ∞ 器。该交织器易实现双归零特性（分量码反馈多项 式为本原多项式即可），且设计与实现都较简单。 其实现方法如下 ２ Ｊ：如果交织器大小为Ｌ＝Ｍ Ｘ Ｎ （要求 与Ⅳ互素），则将０至Ｌ一１序￣ＪＪｇ，序写人 Ｍ Ｘ Ｎ矩阵。当Ｍ＝４，Ｎ＝３时，如图４（ａ）所示。∞∞∞∞ ∞ ¨叭叭ｎ ∞∞ ｎ ｕ¨¨叭叭叭叭 ｎ叭叭¨ ∞ ０ ０ １ １ ０ ０ １ １ ０ ０ １ １ ０ ０ １ １ 圈匿 图４分组螺旋交织示意图 然后从矩阵的左上角开始向右下方读取数据， 每向下一行同时右移一位，即行索引递增的同时列 索引也递增，递增步长为１。在行的方向和列的方 向分别对索引取模 和Ⅳ，若令ｒｌ和ｃ 分别表示第 个比特的行索引和列索引，则数据读取顺序为 ：Ｃ“ ＝ｒ１ ：Ｃ ￣ ｍｍｏｄ ｏｄ ＭⅣＶ＋＋ｌ 式中ｉ＝１，２，３，…，Ｌ。上述递归运算的初值分别为 ｒ】＝１和ｃ ＝１。按上述顺序读出的即为交织序列， 将它顺序写人矩阵，如图４（ｂ）所示。在ＦＰＧＡ里用 一个ＲＯＭ存放交织序列，当一组数据序列需要交 织时，数据的序列号为ＲＯＭ的输入，则输出即为该 数据交织后的序列号。 采用ｘｃ２ｖｐ３０芯片实现自适应编码器，资源利 用情况如表１所示。 表１ 自适应编码器资源利用表 、、、＼ 数目 资源、、＼ 利用数 总数 利用率 Ｓｌｉｃｅｓ １ ０５９ １３ ６９６ ８％ Ｓｌｉｃｅ Ｆｌｉｐ Ｆｌｏｐｓ １ ２０８ ２７ ３９２ ４％ ４ ｉｎｐｕｔ ＬＵＴｓ １ ７５１ ２７ ３９２ ６％ ｂｏｎｄｅｄ ＩＯＢｓ ９ ４１６ ２％ ＧＣＬＫｓ ２ １６ １２％ ＤＣＭ ＡＤＶｓ １ ８ １２％ ２ Ｔｕｒｂｏ译码器的设计与实现 Ｔｕｒｂｏ译码器及其子译码器的结构如图５所示。 子译码器包括路径度量计算，可靠性值△ 更新和时 钟控制３个部分。整个译码器则由子译码器和交织 器组成。 ・８３・ 国～讥．技 维普资讯 http://www.cqvip.com 第４８卷第３期 ２００８年３月 ．国抛杖 Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏ１．４８ Ｎｏ．３ Ｍａｒ．２０ｏ８ 先验厂—————————————一 信息比特．１器Ｉ ．Ｉ器卜＿——— 墨 校验比特２ Ｉ１．圈型 ｌ器ｌ 图５ Ｔｕｒｂｏ码译码器及子译码器的结构 子译码器采用ＳＯＶＡ译码。ＳＯＶＡ译码过程与 Ｖｉｔｅｒｂｉ译码过程类似，区别在于ＳＯＶＡ是利用修正 的度量来寻找最大似然序列。这个修正的度量值结 合了当前时刻之前的度量值、信道接收信息和先验 信息，可表示为 ＝ 一１＋ｕＩＬ Ｙ １＋∑ ＩＪＬ。ＹｔｊｕＩ （ｕＩ）（３） 式（３）表达的是某状态下，某分支路径上修正度量 值的计算。其中 为度量值，Ⅱ为系统比特， 为码 长为Ⅳ的编码码字，Ｌ。为信道置信值（假设其为 １），Ｙ为对应 中各比特的信道接收值， （Ⅱ ）为先 验信息。 ＳＯＶＡ的译码过程如下：首先从ｔ＝０时刻开始 计算各状态下的路径度量值直到一帧结束。在每一 时刻为每个状态搜索最大度量值，表示为幸存路径 度量 ，其它表示为竞争路径度量，则可靠性值△ ＝Ｉ 一Ｍ Ｉ／２。然后更新可靠性值。从竞争路径 远端（译码深度为 ）回溯到待更新的时刻，采用ＨＲ —ＳＯＶＡ原则，回溯结果的判决和估计比特一致则 可靠性值保持，如不同，则更新为当前时刻幸存路径 可靠性值与竞争路径回溯到此的可靠性值中的较小 者。 ＳＯＶＡ译码器在硬件实现过程中有必要对其所 存储和发送的数值做量化处理，如接收比特序列、译 码器之间传送的外信息值以及译码器内部运算的中 间变量和可靠性度量 等。本设计对接收比特序 列采用８ ｂｉｔ量化＿３】，对外信息值和中间变量采用 １６ ｂｉｔ量化，最高位均为符号位。符号位为０表示比 特为１，值越大可靠性越大；符号位为１表示比特为 一１，值越大可靠性越小。 为减少ＳＯＶＡ译码的延迟，采用每一时刻为每 个状态并行计算路径度量值和可靠性值的方法。为 存储各状态的可靠性值，调用１６个位宽为１６（量化 ・８４・ 比特）、存储深度为２５６（帧长度为２４０）的ＲＡＭ，为 存储所有状态下的幸存比特，调用一个位宽为１６ （状态数）、存储深度为２５６（帧长度为２４０）的ＲＡＭ， 再自定义一个位宽１６（量化比特）长度为１６（状态 数）的数组来存储每一时刻各状态的路径度量值。 采用并行算法，计算一帧数据的路径度量值和 可靠性值需要的时间为 Ｔ＝Ｆｒａｍｅ ｌｅｎｇｔｈ Ｘ ＣＬＫ （４） 按照一帧信息长２４０ ｂｉｔ，译码时钟８ ｎｓ计算， 仅耗时１．９２ ｓ。 为减少ＳＯＶＡ译码延迟，除对路径度量值与可 靠性值的并行计算，选择合理的可靠性值更新方法 也非常必要。本设计的可靠性值更新过程如下： （１）由于编码实现了双归零，故两个编码器的 寄存器结尾状态均为０状态。从结尾出发，利用编 码格图和幸存比特序列回溯，得到输入信息的估计 序列和最大似然状态序列。 （２）译码深度 的大小，一般为编码器约束长 度的３～５倍 Ｊ，本设计的编码约束长度为５，为减 少译码延时，选择 为１５。更新ｔ时刻可靠性值时， 由ｔ＋１时刻开始到ｔ＋ —１时刻从近到远逐个进行 更新。为简化说明，假设译码深度为５。先从ｔ＋１ 回溯到ｔ，按照ＨＲ—ＳＯＶＡ原则首次更新可靠性值， 然后再从ｔ＋２回溯到ｔ，进行第二次更新，直到从ｔ ＋４回溯到ｔ得到第４次（最终）更新结果，ｔ时刻的 可靠性值更新完毕。 图６可靠性值回溯更新图 回溯时由近到远依次需要１、２、３、４、５个时钟， 如图６所示。按前面的更新方法需要１＋２＋３＋４ ＋５＝１５个时钟。分析发现，当从ｔ＋２时刻回溯到ｔ （２个时钟），需从ｔ＋１时刻回溯到ｔ的更新值来做 比较更新的时候，从ｔ＋１时刻开始的回溯已经更新 完毕（１个时钟）。由此可见，这５个回溯过程可并 行进行，只需５个时钟，而不是１５个时钟。当译码 深度为１５，译码时钟为８ ｎｓ，更新一个比特仅耗时 ０．１２ ｓ。 （３）ｔ时刻可靠性值更新完毕后，继续更新ｔ＋１ 时刻，依次从ｔ＋２，ｔ＋３，ｔ＋４，ｔ＋５回溯到ｔ＋１。方 法同（２）。 按上述３个步骤进行可靠性值更新，直到一帧 信息更新完毕。 维普资讯 http://www.cqvip.com 第４８卷第３期 ２００８年３月 更新后的可靠性值经交织作为下一个译码器的 先验信息。此处不利用外信息（可靠性值减去系统 信息和前一次输入的先验信息）作为下一个译码器 的先验信息是因为量化误差的存在。量化已经产生 了误差，如再通过运算，那误差就很可能会扩大，从 而造成错误。比如１００．６～５０．３—５０．４＝一０．１本 应是负值，量化后为１０１—５０—５０＝１却成正值了。 采用ｘｅ２ｖｐ３０芯片实现译码器，资源利用情况 如表２所示。 表２译码器资源利用表 、、、＼ 数目 资源—＼ 利用数 总数 利用率 Ｓｌｉ ｃｅｓ ５ ３４４ １３ ６９６ ３９％ Ｓｌｉｃｅ Ｆｌｉｐ Ｆｌｏｐｓ ２ ３８１ ２７ ３９２ ８％ ４ ｉｎｐｕｔ ＬＵＴｓ １０ ２４３ ２７ ３９２ ３７％ ｂｏｎｄｅｄ １０Ｂｓ ２８ ４１６ ６％ 咖 ＢＲＡＭｓ ２３ １３６ １６％ ＧＣＬＫｓ １ １６ ６％ ３ Ｔｕｒｂｏ编译码器的硬件仿真性能 利用ＭｏｄＳｉｍ ＳＥ ＰＬＵＳ ５．８ｂ仿真ＦＰＧＡ上实现 的编译码器，设定条件如下：分量码为（３７，２１），码 率分别为１／３、１／２、２／３、４／５，交织器为分组螺旋对 称交织器，交织长度为２４０位，数据经编码和ＱＰＳＫ 调制再通过ＡＷＧＮ信道加噪送到接收端，接收信号 采用８ ｂｉｔ量化，译码器采用ＳＯＶＡ算法，迭代５次 （通过子译码器５次），在不同的信道条件下，各取 ５０帧数据（１２ ０００比特）进行仿真，得到不同码率下 误码率达到１０ 时分别所需的信噪比。如不经过 编码，仅通过ＱＰＳＫ调制，误码率达到１０ 需１１．５ ｄＢ的信噪比，由此可得采用不同码率时的编码增 益，如表３所示。 表３ Ｔｕｒｂｏ译码器硬件仿真性能表 、、—＼ 码率 １／３ １／２ ２／３ ４／５ 性能—＼ 信噪比／ｄＢ ２．５ ４．５ ７．０ １０．０ 误比特数／个 ２ １ ２ ２ 误比特率（×１０ ） １．６７ ０．８３ １．６７ １．６７ 编码增益／ｄＢ ９．０ ７．０ ４．５ １．５ 误码率为１０ 时，１／２码率的编码增益为 ７．０ ｄＢ，比１９９７年Ｓｋｌａｒ给出约８．５ ｄＢ 的增益少 １．５ ｄＢ，由于本设计采用ＳＯＶＡ算法译码，从性能上 Ｖｏ１．４８ Ｎｏ．３ Ｍａｒ．２００８ 较Ｓｋｌａｒ给出８．５ ｄＢ增益所采用的Ｌｏｇ—ＭＡＰ译码 算法差约０．５ ｄＢ，且考虑到本设计为实现硬件仿 真，信息采用８ ｂｉｔ量化，交织采用２４０ ｂｉｔ短序列， 这些设计使误码性能有所降低。故表３给出的结论 与理论值相符，说明本设计正确可行。 ４ 结论 本文设计的Ｔｕｒｂｏ编译码器能实现与信道条件 匹配的自适应编码，有效提高信道带宽利用率，译码 速率最高可达０．６５２ ＭＨｚ，较最高译码速率 ０．５０７ ＭＨｚ高约１４５ ｋＨｚ。此外，采用ｘｃ２ｖｐ３０芯片 实现该编译码器，总的资源消耗不超过５０％。本设 计在保证良好误码性能的基础上，数据吞吐率高，硬 件实现资源耗费小，具有较高的实用价值。 参考文献： ［１］ Ｃｌａｕｄ Ｂｅｒｒｏｗ，Ａ．ｔａｉｎ Ｇｌａｖｉｅｕｘ，Ｔｈｉｔｉｍａｓｊｓｈｉｍａ．Ｎｅａｒ Ｓｈａｎｎｏｎ Ｌｉｍｉｔ Ｅｒｒｏｒ—Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｉｎｇ ａｎｄ Ｄｅｃｏｄｉｎｇ： Ｔｕｒｂｏ—Ｃｏｄｅｓ（１）［Ｃ］／／ＩＥＥＥ Ｉｎｔ．Ｃｏｎｆ．ｏｎ Ｃｏｍｍｕｎ． Ｇｅｎｅｖａ：ＩＥＥＥ，１９９３：１０６４—１０７０． ［２］刘东华．Ｔｕｒｂｏ码原理与应用技术［Ｍ］．北京：电子工 业出版社，２００４． ［３］Ｗｕ Ｙｕｆｅｉ，Ｂｒｉａｎ Ｄ Ｗｏｅｍｅｒ．Ｔｈｅ Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｑｕａｎｔｉｚａ— ｔｉｏｎ ａｎｄ Ｆｉｘｅｄ Ｐｏｉｎｔ Ａｒｉｔｈｍｅｔｉｃ ｕｐｏｎ ｔｈｅ ＢＥＲ Ｐｅｒｆｏｒｍ— ａｎｃｅ ｏｆ Ｔｕｒｏｂ Ｃｏｄｅｓ［Ｃ］∥ＩＥＥＥ ４９ｔｈ Ｖｅｈ．Ｔｅｃｈ．Ｃｏｎｆ， Ｈｏｕｓｔｏｎ：ＩＥＥＥ，１９９９：１６８３—１６８７． ［４］ 张俊．卷积码维特比译码算法最佳反馈深度研究［Ｊ］． 现代电子技术，２００６，（３）：４５—４６． ［５］Ｌｅｏｎ Ｗ．Ｃｏｕｃｈ ＩＩ．Ｄｉｓｔｌａ ａｎｄ Ａｎａｌｏｇ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍｓ［Ｍ］．６ｔｈ Ｅｄ．ＢｅｉＪｉｎｇ：Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ，２００３：２５ —２８． ［６］李涛护，李建东，周旭．ＣＣＳＤＳ标准的Ｔｕｒｂｏ译码器的 硬件设计［Ｊ］．无线电工程，２００５，３５（１１）：５９—６１． 作者简介： 黄懿（１９８２一），女，四川Ｉ内江人，西安交通大学电信 学院信息与通信工程系硕士研究生，研究方向：信号处理及 无线传输，（电子信箱）ｗｏｓｈｉｈｕａｎｇｍａｏｍａｏ＠１６３．ｃｏｍ； 周兴建（１９７０一），男，高级工程师，研究方向：通信系统 设计，（电子信箱）ｚｘｊｚｊｙ＠１６３．ｃｏｍ； 余金权（１９７２一），男，工程师，研究方向：信号处理及无 线数据传输，（电子信箱）ｖｕｔｈｉｌｉ＠ｙａｈｏｏ．ｃｏｍ； 阎鸿森（１９４５一），男，教授，研究方向：信号与系统及宽 带交换网络，（电子信箱）ｙａｎｈｓ＠ｍａｉｌ．ｘｊｔｕ．ｅｄｕ．ｃｎ． ・８５・ 国一技
